Memorias cache adaptativas en procesadores smt: adaptative cache memories for smt processors
- Autores: Sonia López Alarcón
- Directores de la Tesis: David H. Albonesi (dir. tes.), Antonio Óscar Garnica Alcazar (dir. tes.), Juan Lanchares Dávila (dir. tes.)
- Lectura: En la Universidad Complutense de Madrid ( España ) en 2009
- Idioma: español
- Tribunal Calificador de la Tesis: José Ignacio Hidalgo Pérez (secret.)
- Materias:
- Texto completo no disponible (Saber más ...)
- Resumen
El propósito de esta tesis es la mejora del rendimiento y la equidad de procesadores Simultaneous Multithreading, SMT, mediante un uso más eficiente de la jerarquía de memoria. La jerarquía de memoria propuesta adapta dinámicamente el tamaño y el tiempo de acceso a los requisitos cambiantes de la carga de trabajo, mediante la evaluación de las necesidades con respecto a las memorias cache en tiempo de ejecución. La decisión de reconfiguración se lleva a cabo mediante un algoritmo de control que alcanza el mejor rendimiento posible, independientemente del número de hebras en ejecución. En nuestro trabajo demostramos que minimizar el tiempo de acceso a la memoria cache no es siempre la mejor técnica para mejorar rendimiento. Al contrario, cuando el número de hebras en ejecución es alto, el mejor rendimiento se alcanza maximizando la tasa de acceso a la memoria cache.
