Multi-gigabit clock and data recovery architecture in cmos technology
- Autores: Carlos Sánchez-Azqueta
- Directores de la Tesis: Santiago Celma (dir. tes.)
- Lectura: En la Universidad de Zaragoza ( España ) en 2012
- Idioma: español
- Tribunal Calificador de la Tesis: Pedro Antonio Martínez Martínez (presid.), Belen Teresa Calvo López (secret.), José Luis Ausín Sánchez (voc.), Adoración Rueda Rueda (voc.), María José Avedillo de Juan (voc.)
- Materias:
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- Resumen
La cantidad de datos que se transmiten por las redes globales de comunicaciones ha experimentado un enorme crecimiento durante los últimos años, esencialmente debido al crecimiento exponencial de Internet. Por este motivo, se necesitan circuitos cada vez más rápidos y fiables para conseguir una operación adecuada a tasas de bit del orden del varios Gbps.
Las excelentes características de las fibras ópticas en cuanto a atenuación y ancho de banda hacen que sean la opción elegida para transportar las señales en el núcleo de estos sistemas de comunicaciones. Sin embargo, a pesar de sus buenas características de los canales de fibra, las señales de datos no se pueden transmitir con la señal de sincronización en paralelo, que hay que extraer de ellos para poderlos interpretar correctamente. El sistema que realiza esta misión, así como la regeneración de los datos para minimizar los efectos negativos introducidos durante la transmisión, es el circuito recuperador de datos y reloj (CDR).
En esta tesis, se presenta el diseño y caracterización de un circuito recuperador de datos y reloj (CDR) que satisfaga las especificaciones del estándar 10GBase-LX4 Ethernet para transmisión continua a 3.125 Gbps; el sistema será diseñado en una tecnología CMOS estándar de 0.18 µm suministrada por UMC.
