Diseño de controladores lógicos seguros ante averías con FPGAs, mediante descripciones de comportamiento

• Autores: Juan J. Rodríguez Andina, L. Jacobo Álvarez Ruiz de Ojeda, Enrique Mandado
• Localización: Actas del IX Congreso de Diseño de Circuitos Integrados, 9, 10 y 11 de noviembre de 1994, Maspalomas, Gran Canaria, 1994, págs. 561-566
• Idioma: español
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• Resumen

  • Los controladores lógicos que se utilizan en aplicaciones críticas deben asegurar en todo momento una salida correcta o bien hacer evolucionar al sistema a un estado seguro, para proteger al personal y al entorno contra riesgos potenciales. Esta característica se conoce como seguridad ante averías. Este artículo presenta una metodología de diseño para la realización de controladores lógicos seguros ante averías, basada en la utilización sistemática de redundancia temporal y en el empleo de FPGAs.