Generador de vectores de test en mares de puertas (SOG)

• Autores: M. J. López, M. Martínez, Salvador Bracho
• Localización: Actas del IX Congreso de Diseño de Circuitos Integrados, 9, 10 y 11 de noviembre de 1994, Maspalomas, Gran Canaria, 1994, págs. 301-304
• Idioma: español
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• Resumen

  • En este trabajo planteamos un generador de vectores de test deterministas para mares de puertas (SOG-DTPG), que aprovecha la propia arquitectura de estos dispositivos para minimizar el gasto de área que representa. Está formado por un registro de desplazamiento y una matriz de almacenamiento. Cuando el número de vectores de test a generar es alto, el registro de desplazamiento se hace grande, por lo que proponemos la subdivisión del mismo. Por último, presentamos una ALU de 4 bits en cuyo diseño hemos introducido el generador SOG-DTPG.