Puentes en circuitos CMOS secuenciales: su irredundancia no implica testabilidad por IDDQ

• Autores: R. Rodriguez Montanes, J. Figueras
• Localización: Actas del IX Congreso de Diseño de Circuitos Integrados, 9, 10 y 11 de noviembre de 1994, Maspalomas, Gran Canaria, 1994, págs. 269-274
• Idioma: español
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• Resumen

  • La condición de controlabilidad para la detección mediante IDDQ de puentes en circuitos CMOS combinacionales resulta insuficiente cuando los circuitos defectuosos considerados son secuenciales. La causa de esta diferencia entre la detección de puentes en circuitos combinacionales y secuenciales se halla relacionada con los elementos de memoria que son capaces de cambiar su estado memorizado impidiendo el éxito del test de corriente. En el presente trabajo se analiza la dependencia del comportamiento defectuoso del circuito que posee al puente con la resistencia del defecto y la relación de tamaños de los transistores involucrados. Se presentan algunas alternativas posibles para la conversión de estos puentes en testables, así como se proponen algunas reglas simples con la misma finalidad. Las reglas para el diseño para la testabilidad se han aplicado a un circuito secuencial para probar su eficacia. Finalmente, se muestran las conclusiones derivadas del trabajo.