Diseño de circuitos integrados Iddq testeables basados en celdas CMOS

• Autores: C. Ferrer, J. Oliver, Antonio Rubio, M. Rullán
• Localización: Actas del IX Congreso de Diseño de Circuitos Integrados, 9, 10 y 11 de noviembre de 1994, Maspalomas, Gran Canaria, 1994, págs. 275-280
• Idioma: español
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• Resumen

  • En este trabajo presentamos una aproximación al diseño para el test Iddq basado en la aplicación de sensores de corriente (del tipo integrador) a una estrategia de diseño basada en una biblioteca de celdas. El objetivo es poder detectar fallos que no son modelados correctamente mediante modelos clásicos de stuck-at y cuya principal característica es el exceso de consumo en estado estacionario. La estrategia seguida es aprovechar la partición del circuito en filas de celdas, acoplando un sensor modular a cada fila. El tamaño del sensor dependerá de la longitud de la fila así como de la frecuencia máxima de funcionamiento del circuito.