Síntesis automática de un equipo de test bajo la Norma IEEE 1149.1 (boundary Scan)
- Autores: Ángel Quirós Olozábal
- Directores de la Tesis: Diego Gómez Vela (dir. tes.)
- Lectura: En la Universidad de Cádiz ( España ) en 2002
- Idioma: español
- Tribunal Calificador de la Tesis: Joan Figueras Pamies (presid.), Eduardo Torre Arnanz (secret.), José Luis Huertas Díaz (voc.), Eduardo I. Boemo Scalvinoni (voc.), Adoración Rueda Rueda (voc.)
- Materias:
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- Resumen
La tesis estudia la síntesis automatica de un equipo de test bajo la norma IEEE 1149.1 a partir de una descripción VHDL sintetizable. Ha tenido como propósito la obtención de un modelo sintetizable que pueda ser adaptado con facilidad a diferentes tarjetas bajo test y usado para obtener un equipo que realice el test boundary Scan de infraestructura e interconexiones.
Se han combinado varios métodos para la generación de vectores y detección de fallos, descritos con diferentes estilos, para obtener un grupo de modelos diferentes que han sido comparados en términos de ocupación de recursos, frecuencia de operación y tiempo de síntesis. Todos los modelos se han verificado mediante el uso de placas de prototipo reales, y la viabilidad de la implementación física del equipo de test se ha establecido para varias familias de FPGAs comerciales. Los modelos son autónomos e incluyen las funciones para realizar la generación de los vectores de test.
