Síntesis de circuitos aritméticos sobre FPGAs. Una evaluación cuantitativa
- Autores: Juan Manuel Barrientos Villar
- Directores de la Tesis: Diego Gómez Vela (dir. tes.)
- Lectura: En la Universidad de Cádiz ( España ) en 2003
- Idioma: español
- Tribunal Calificador de la Tesis: Gabino Almonacid Puche (presid.), Ángel Quirós Olozábal (secret.), Santiago Sánchez Solano (voc.), Javier García-Zubía (voc.), María José Moure Rodriguez (voc.)
- Materias:
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- Resumen
En esta tesis se aborda un estudio sistemático de circuitos aritméticos: sumadores y multiplicadores. Los circuitos se han descrito empleando el lenguaje VHDL y se han sintetizado hacia diversas familias de FPGAs. El estudio se ha basado en tres de las familias más representativas de Xilinx: 4000, Spartan II y Virtex, aunque se han realizado exploraciones hacia otras tecnologías de FPGAs. Tras un estudio de las soluciones arquitecturales existentes para realizar los citados operadores aritméticos, se realiza un amplio trabajo experimental, analizando la capacidad de las FPGAs para implementar circuitos aritméticos rápidos y eficientes, al tiempo que se comparan las diversas arquitecturas y algoritmos empleados, obteniendo criterios (recursos empleados, velocidad, eficiencia, tiempos de síntesis e implementación) que permiten seleccionar el más adecuado para cada tipo de operación estudiada y para cada familia de dispositivos empleada. Asimismo, se han analizado las influencias que en los resultados obtenidos tienen diversos elementos tecnológicos empleados: Plataforma informática, entorno de diseño y herramienta de síntesis, tecnología de FPGAs, lenguaje de descripción.
A partir del estudio realizado, se ha desarrollado un conjunto de conocimientos prácticos susceptible de ser incorporado a herramientas de diseño que, en calidad de "asistente", permitan ayudar al diseñador en la elección óptima de los recursos disponibles.
