Resumen de Design of readout channels for time-of-flight image sensors based on a 28-nm FPGA
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Esta tesis presenta una contribución al diseño de canales de lectura para sensores de imagen de tiempo de vuelo. Más específicamente, la atención se ha centrado en el desarrollo de convertidores de tiempo a digital (TDC) basados en una FPGA de 28 nm. Los TDCs se utilizan en una amplia gama de aplicaciones en las que se requiere la medición del tiempo. Esta tesis propone el estudio de TDCs basados en FPGA para optimizar su rendimiento en términos de resolución, tasa de datos, precisión, linealidad, uso de recursos y consumo de energía. Por ello, en este proyecto, nos enfocamos en los siguientes objetivos: • Alcanzar las prestaciones de alta resolución requeridas en muchas aplicaciones • Reducir el uso de recursos de TDC mientras se preservan las otras especificaciones de TDC para la configuración multicanal • Maximizar el rendimiento de la medición para lograr sensores ToF de alta velocidad y alta eficiencia de detección • Mejora de la linealidad del TDC para alcanzar mediciones de alta precisión Llevar estos requisitos al límite es un desafío, aunque muchas aplicaciones lo requieren constantemente. Esta tesis presenta tres arquitecturas TDC basadas en FPGA que ofrecen un alto rendimiento con un bajo uso de recursos. El primer TDC basado en FPGA propuesto presenta una arquitectura para lograr un alto rendimiento con un bajo uso de recursos. Consiste en una etapa de entrada de sincronización, una línea de retardo con derivación sintonizada (TDL), un codificador combinatorio de contadores de unos y ceros, y una etapa de calibración en línea. La segunda arquitectura presenta un nuevo enfoque para la minimización del tiempo muerto al tiempo que conserva un bajo uso de recursos y una alta resolución en TDC basado en FPGA. Esta arquitectura consta de una etapa de entrada de alternancia, un TDL, un codificador basado en contador de modo dual, un contador grueso y una etapa de calibración de ancho de contenedor. El tiempo muerto mínimo de los TDC de TDL es de dos ciclos de reloj. Esta arquitectura redujo el tiempo muerto a un ciclo de reloj. El último TDC basado en FPGA propuesto presenta una arquitectura TDL de modo dual —propagando 1s y 0s en ciclos de medición alternos— que cumple con las especificaciones mencionadas. El tiempo muerto del TDC propuesto es un ciclo de reloj del sistema mediante el uso de una etapa de entrada alternante y un codificador basado en contador de modo dual. Para mejorar la linealidad de TDC, la secuencia de muestreo de TDL se ajusta por separado para cada modo de funcionamiento. La arquitectura presentada emplea un codificador combinatorio de modo dual de bajos recursos de contadores uno y cero para eliminar las burbujas y cubrir ambos modos operativos. Se ha llevado a cabo una calibración de ancho de contenedor de modo dual para mejorar el rendimiento de TDC en cada modo. Las arquitecturas propuestas han sido evaluadas y caracterizadas en una FPGA Xilinx Artix-7 de 28 nm. Los resultados presentados son la evidencia de la validez del enfoque para alcanzar un alto rendimiento manteniendo un bajo uso de recursos y un bajo consumo de energía.
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This thesis presents a contribution to the design of readout channels for time-of-flight image sensors. Specifically, the focus has been on the development of time-to-digital converters (TDCs) based on a 28-nm field-programmable-gate-array (FPGA). TDCs are used in a wide range of applications where time measurement is required. This thesis proposes the study of FPGA-based TDCs to optimize their performance in terms of resolution, measurement throughput, precision, linearity, resources usage, and power consumption. As a result, in this project, we focus on the following objectives: • Reaching high-resolution TDCs required in many applications • Reducing the TDC resources usage while preserving the other specifications of TDC for multi-channel configuration • Maximizing the measurement throughput to achieve high-speed high-detection efficiency ToF sensors • Improving the TDC linearity to reach high-accuracy measurements Pushing these requirements to the limit is challenging, although it is constantly required by many applications. This thesis presents three FPGA-based TDC architectures delivering high performance with low resource usage. The first proposed FPGA-based TDC presents an architecture to achieve high performance with low usage of resources. It consists of a synchronizing input stage, a tuned tapped delay line (TDL), a combinatory encoder of ones and zeros counters, and an online calibration stage. The second architecture presents a new approach for dead-time minimization while preserving low resource usage and high resolution in FPGA-based TDC. This architecture consists of a toggling input stage, a TDL, a dual-mode counter-based encoder, a coarse counter, and a bin width calibration stage. The minimum dead-time of TDL TDCs is two clock cycles. This architecture reduced dead-time to one clock cycle. The last proposed FPGA-based TDC presents a dual-mode TDL —propagating 1’s and 0’s in alternating measurement cycles— architecture that complies with the mentioned specifications. The dead-time of the proposed TDC is one system clock cycle by using a toggling input stage and a dual-mode counter-based encoder. To improve the TDC linearity, the TDL sampling sequence is tuned separately for each operating mode. The presented architecture employs a low-resources dual-mode combinatory encoder of one- and zero-counters to remove the bubbles and cover both operating modes. A dual-mode bin-width calibration has been carried out to improve the TDC performance in each mode. The proposed architectures have been evaluated and characterized on a 28-nm Xilinx Artix-7 FPGA. The presented results are the evidence of the validity of the approach to reach high performance while maintaining a low use of resources and low power consumption.
