Resumen de Diseño de arquitecturas eficientes heterogéneas para comunicaciones de banda ancha sobre redes eléctricas
- español
Para establecer la comunicación a través de la red eléctrica (PLC), el estándar IEEE 1901/2010 propone como técnica de acceso al medio las modulaciones multiportadora basadas en bancos de filtros (FBMC). Sin embargo, una desventaja que presentan las comunicaciones a través de la red eléctrica es el canal de comunicación, el cual contiene considerable ruido y notables interferencias. No obstante, el uso de técnicas de estimación de canal permite obtener un modelo de canal PLC para compensar, mediante un igualador de canal, los efectos no deseados introducidos por el canal. Esto hace que el sistema sea más complejo y requiera de una mayor carga computacional, sobre todo en la etapa de recepción. Por esta razón, se va a llevar a cabo un estudio de diferentes arquitecturas para su implementación.
Esta tesis presenta el diseño de arquitecturas heterogéneas para comunicaciones PLC de banda ancha. Para ello, se lleva a cabo un análisis de la técnica de acceso al medio que se va a utilizar, así como de las técnicas de estimación e igualación de canal. Este análisis describe matemáticamente cada una de las etapas que componen el sistema FBMC, tanto la etapa de transmisión, como la de recepción. Entre los métodos de estimación de canal se han seleccionado los que presentan menor carga computacional, como son los estimadores basados en mínimos cuadrados (LS). Por otro lado, entre las técnicas de igualación para sistemas multiportadora basadas en banco de filtros, se pueden encontrar los ecualizadores ASCET, los cuales presentan una arquitectura de filtros FIR para llevar a cabo la ecualización.
Los dispositivos FPGA permiten soportar la carga computacional que presenta el sistema de forma considerable. Además, algunos SoC integran un procesador ARM junto con la FPGA, haciendo que la propuesta de la arquitectura heterogénea se plantee para los dispositivos de la familia Zynq® de Xilinx. Dentro de la arquitectura, aquellas partes con mayores exigencias temporales se implementarán en la lógica programable del dispositivo; por otro lado, las partes que presenten restricciones temporales más laxas se codificarán para que sean ejecutadas en el procesador, definiendo así la arquitectura mixta HW/SW.
Cada uno de los bloques que compone la parte hardware de la arquitectura serán modelados mediante herramientas de síntesis de alto nivel (HLS). Por otro lado, con el fin de obtener un consumo de recursos hardware eficiente se realiza un estudio del datapath para ajustar el ancho de palabra a los bloques DSP del dispositivo.
Para las partes software de la arquitectura se describirán los métodos de aceleración disponibles en el dispositivo. Cabe destacar que se hace uso de la unidad vectorial NEON para acelerar ciertos cálculos complejos como la FFT. Además, la implementación software se extiende para usar todos los núcleos disponibles del procesador con el fin de alcanzar una mayor aceleración. Esto se realiza para los dispositivos Zynq® 7000 con uno y dos núcleos, y para Zynq® UltraScale+ con uno, dos y cuatro núcleos, estableciendo los mecanismos de comunicación entre núcleos para ambos casos
- English
In order to establish communication over a power line, the IEEE 1901/2010 standard for Power-Line Communications (PLC) proposes Filter-Bank Multi-Carrier Modulations (FBMC) as medium access technique. However, a disadvantage of communications through the mains is the channel, which contains considerable noise and significant interference. Nevertheless, the use of channel estimation techniques, together with the use of a channel equalizer, allows to obtain a PLC channel model and compensate the unwanted effects introduced by the channel. Nevertheless, this makes the system more complex and it requires a higher computational load, especially in the reception stage where the channel estimation and equalization are made. This thesis presents the design of heterogeneous architectures for broadband PLC communications. Therefore an analysis is carried out about the medium access techniques to be used, as well as the channel estimation and equalization techniques. This analysis describes mathematically each one of the stages that compose the FBMC system, both the transmission and reception stages. Among the channel estimation methods, we have selected those with the lowest computational load, such as estimators based on least squares (LS). On the other hand, among the equalization techniques for multi-carrier systems based on filter banks, we can find the ASCET equalizers, which present an FIR filter architecture to carry out equalization. This equalizer requires that in the reception stage the filter bank system is duplicated, having in parallel both, one for the modulated cosine (CMFB) and the other for the modulated sine (SMFB).
FPGA devices can support the computational load of the system. In addition, some SoC integrate an ARM processor together with the FPGA, as the heterogeneous architecture proposed for the devices of the Xilinx Zynq® family. Within the architecture, those parts with higher timing requirements will be implemented in the programmable logic of the device; on the other hand, the parts that present more relaxed timing restrictions will be coded so that they are run in the processor, thus defining the mixed architecture HW/SW. Each one of the blocks, that compose the hardware part of the architecture, will be modelled using high-level synthesis tools (HLS). On the other hand, in order to obtain an efficient consumption of hardware resources, a datapath study is carried out to adjust the word width to the DSP blocks of the device. In relation to the software parts of the architecture, the acceleration methods available in the device will be described. It should be noted that the unit vector NEON is used to accelerate certain complex calculations, such as FFT. In addition, the software implementation is extended to use all available processor cores for further acceleration. This is done for Zynq® 7000 devices with one and two cores, and for Zynq® UltraScale+ devices with one, two and four cores, establishing inter-core communication mechanisms for both.
