Arquitectura versátil para la codificación de vídeo multi-estándar: aportaciones metodológicas para el diseño de sistemas reutilizables y sistemas en un chip

• Autores: Matías Javier Garrido González
• Directores de la Tesis: César Sánz Alvaro (dir. tes.), Juan M. Meneses Chaus (dir. tes.)
• Lectura: En la Universidad Politécnica de Madrid ( España ) en 2004
• Idioma: español
• Tribunal Calificador de la Tesis: Narciso García Santos (presid.), Andres Santos Lleo (secret.), José Manuel Fernández Fernández (voc.), Ángel Sebastiá Cortés (voc.), Antonio Núñez Ordóñez (voc.)
• Enlaces
  • Tesis en acceso abierto en: Archivo Digital UPM
• Resumen

  • Tomando como punto de partida los trabajos de investigación en arquitecturas para la codificación de vídeo realizados en el departamento de Ingeniería Electrónica de la E.T.S.I. de Telecomunicación y en el departamento de Sistemas Electrónicos y de Control de la E.U.I.T. de Telecomunicación, ambos de la U.P.M, en esta Tesis se propone una arquitectura de codificación de vídeo multiestándar eficiente y flexible que puede utilizarse para la implementación de codificadores conformes con los estándares basados en el lazo de codificación híbrido como la Recomendación H.263 o los estándares ISO/IEC 13818-2 (MPEG-2) e ISO/IEC 14496-2 (MPEG-4). Con el doble objetivo de validar la arquitectura propuesta y experimentar con las metodologías de diseño de sistemas en un chip se diseña una realización de la mencionada arquitectura para la codificación de vídeo H.263.

    En primer lugar, se presenta un estudio exhaustivo de la Recomendación H.263 y de los estándares MPEG-2 y MPEG-4 desde el punto de vista de las tareas que realiza el codificador. El citado estudio permite constatar que las similitudes entre los diferentes estándares son suficientes como para que resulte útil investigar en una arquitectura multiestándar.

    En segundo lugar, se propone una arquitectura, MVIP-2, eficiente y flexible para la codificación de vídeo conforme a los estándares basados en el lazo de codificación híbrido. La arquitectura MVIP-2 está compuesta por un procesador RISC y procesadores especializados en las diferentes tareas de codificación y utiliza tres niveles de secuenciamiento (de pel, de macrobloque y de imagen).

    En tercer lugar, se presenta una realización de MVIP-2 para codificación de vídeo H.263 que se prototipa sobre una plataforma basada en FPGA. Las prestaciones de esta realización superan las de las realizaciones presentadas en publicaciones internacionales para la misma frecuencia de reloj. También se lleva a cabo un estudio de las modificaciones que sería necesario realizar en este diseño para que fuera capaz de codificar vídeo conforme a los estándares MPEG-2 y MPEG-4, el cual concluye que las modificaciones a realizar serían pequeñas para el perfil Principal, nivel Principal de MPEG-2 y para el perfil Simple de MPEG-4.

    Finalmente, el diseño de la realización antes mencionada permite definir y ensayar una nueva metodología de prototipado rápido para sistemas en un chip. Esta metodología, que es independiente del diseño y de la plataforma sobre la que se realice el sistema, permite el desarrollo de un prototipo del sistema en una fase temprana del ciclo de diseño, posibilitando un desarrollo más rápido del software, al no ser tan dependiente la depuración de las co-simulaciones hardware-software y del hardware, utilizando una estrategia de dividir para vencer.