Aportación al diseño de digital de bajo consumo basado en técnicas de conmutación adiabática
- Autores: Diego César Mateo Peña
- Directores de la Tesis: Jorge Francisco Suñe Tarruella (dir. tes.)
- Lectura: En la Universitat Politècnica de Catalunya (UPC) ( España ) en 1998
- Idioma: español
- Tribunal Calificador de la Tesis: Joan Figueras Pamies (presid.), Francesc Moll Echeto (secret.), Christian Piguet (voc.), Daniel Auvergne (voc.), Jaume Agapit Segura Fuster (voc.)
- Materias:
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- Resumen
El diseño de circuitos integrados de muy bajo consumo es actualmente un tema de gran interés. Existen diversas técnicas para reducir el consumo de los circuitos digitales, una de las cuales es la denominada conmutación adiabática. Las lógicas que utilizan esta técnica requieren la implementación de lo que se denomina reversibilidad lógica, lo que conlleva un aumento considerable del área requerida.
En esta tesis se ha analizado la posibilidad de utilizar la técnica de conmutación adiabática, minimizando los requerimientos de área tan exigentes que las lógicas adiabáticas publicadas anteriormente manifestaban. Para ello se ha considerado la utilización de lógicas multivaluadas, así como la ruptura controlada de la reversibilidad.
Se ha desarrollado una lógica ternaria que utiliza la conmutación adiabática. Dicha lógica, denominada lógica QAT, es la primera lógica multivaluada reportada que usa dicha técnica para minimizar el consumo. Se ha presentado la estructura de las puertas básicas de la lógica, y su interconexión mediante una pipeline de dos fases para realizar sistemas más complejos. Se ha presentado una metodología de diseño basada en la optimización del producto potencia-retardo. Se ha realizado un análisis de la eficiencia energética de las fuentes de alimentación oscilantes que requiere la lógica. Se han analizado las prestaciones de la lógica, y se han comparado con las de otras lógicas adiabáticas y convencionales. Para evaluar el estudio, se ha fabricado y medido un circuito integrado consistente en un multiplicador de 5x5 dígitos ternarios, sobre tecnología CMOS. Los resultados obtenidos muestran una importante disminución del consumo, requiriendo menos área que otras lógicas adiabáticas.
