Diseño e implementación en fpga de multiplicadores serie/paralelo utilizando la aritmética de dígitos en serie y su aplicación al filtrado en tiempo real
- Autores: Javier Valls
- Directores de la Tesis: Eduardo I. Boemo Scalvinoni (dir. tes.)
- Lectura: En la Universitat Politècnica de València ( España ) en 1999
- Idioma: español
- Tribunal Calificador de la Tesis: Antonio García Guerra (presid.), Joan Cabestany Moncusí (secret.), Juan M. Meneses Chaus (voc.), Eduardo Sánchez (voc.), Enrique Mandado (voc.)
- Materias:
- Texto completo no disponible (Saber más ...)
- Resumen
Esta Tesis intenta realizar una contribución al diseño y construcción de CDSPs (Custom Digital Signal Processors) en FPGAs (Field Programmable Gate Arrays). Entre las diversas alternativas, se ha elegido la aritmética o computación de dígitos en serie.
Los circuitos resultantes de utilizar esta técnica pueden ser implementados de manera muy eficaz en un FPGA. Además, para una determinada aplicación, permite ajsutar la frecuencia de oepración en tiempo real a un valor cercano el requerido. Esto minimiza el coste en área, que resulta notablemente menor que la correspondiente a cualquier estructura bit paralela.
Dentro de los procesadores con aritmética serie se estudian en detalle el operador multiplicación serie/paralelo y su aplicación al filtrado FIR.
Las principales contribuciones en esta parte son el análisis normalizado y la clasificación de los diferentes tipos de arquitecturas atendiendo al algoritmo que implementan en hardware, la propuesta de nuevas tepologías y finalmente, modificación de los circuitos para mejorar su acoplamiento con la tecnología marco elegida.
La tesis se apoya por un exhaustivo trabajo experimental, en el cual se han validado más de 600 circuitos diferentes utilizando tecnología de Altera. Esto ha permitido identificar las arquitecturas que mejor se adptan a una FPGA con LUTs tipo k=4, y caracterizar cada topología en ancho de banda, área y profundidad de lógica.
