Caracterización del defecto de puerta flotante y su detección en circuitos CMOS digitales

• Autores: V. Champac
• Directores de la Tesis: Joan Figueras Pamies (dir. tes.)
• Lectura: En la Universitat Politècnica de Catalunya (UPC) ( España ) en 1993
• Idioma: español
• Tribunal Calificador de la Tesis: Ramon Alcubilla González (presid.), Francisco Serra Mestres (secret.), J. Teixeira Paulo (voc.), Michel Renovell (voc.), José Luis Huertas Díaz (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología electrónica
      • Transistores
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• Resumen

  • En esta tesis se ha caracterizado el comportamiento de circuitos cmos estaticos cuando existe una desconexion de la pista de polisilicio que controla la puerta de un transistor: defecto de puerta flotante. El comportamiento de un transistor en presencia de este defecto depende significativamente de la topologia del circuito y de la tecnologia usada. Se ha propuesto un modelo para un transistor con esta clase de defecto. La localizacion de la desconexion de la pista depolisilicio se ha caracterizado por las capacidades polisilicio-substrato cpb (polisiliciowell cpw) y metal-polisilicio cmp, cuyos valores determinan el grado de conduccion del transistor defectuoso. El modelo propuesto se ha aplicado a circuitos combinacionales cmos, para investigar la detectabilidad del defecto mediante tres estrategias de test: test logico, test de corriente y test de retardo. Se ha demostrado que el modelo stuk-open no representa adecuadamente el comportamiento de un transistor con el "defecto de puerta flotante" en circuitos combinacionales cmos. El modelo propuesto de un transistor con el "defecto de puerta flotante" se aplico a estructuras realmente basicas. Se estudio su detectabilidad con 3 metodologias de test.