Low power instructions issue queue design for out of order processors
- Autores: Marco Antonio Ramírez Salinas
- Directores de la Tesis: Mateo Valero Cortés (dir. tes.), Luis Villa (codir. tes.), Adrián Cristal Kestelman (codir. tes.)
- Lectura: En la Universitat Politècnica de Catalunya (UPC) ( España ) en 2006
- Idioma: español
- Tribunal Calificador de la Tesis: Eduard Ayguadé Parra (presid.), Agustín Fernández Jiménez (secret.), Francisco J. Cazorla (voc.), Ramón Beivide Palacio (voc.), Enrique Fernández García (voc.)
- Materias:
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- Resumen
El equilibrio entre rendimiento, velocidad y consumo de energía es un reto al que se enfrentan los arquitectos de computadoras. El escalado para disminuir el tamaño físico de los transistores en las nuevas tecnologías impacta de manera positiva en las frecuencias de operación y en la disminución del área de los diseños. En estas nuevas tecnologías mientras la potencia dinámica se reduce por escalar la fuente de voltaje, el consumo de potencia estática y los retardos asociados a los alambres de interconexión reflejan un impacto negativo.
En esta tesis se estudia la microarquitectura de procesadores superescalares definiendo un modelo base de procesador segmentado e identificando aquellos bucles de uso continuo y de mayor demanda de energía (renombrado de registros, lógica de emisión de instrucciones y acceso a cache de datos). De este análisis se concluye que la lógica de emisión de instrucciones es uno de los candidatos a reducir su complejidad ya que consume el porcentaje más alto del total de la energía que se consume en todo el procesador después de la red de distribución de la señal de reloj en todo el chip.
Posteriormente se estudia la complejidad del diseño de la cola de emisión instrucciones poniendo especial énfasis en los detalles de diseño y la complejidad de sus tres operaciones internas, la lógica de asignación de instrucciones en la propia cola, la lógica de wakeup de las instrucciones y la lógica para seleccionar aquellas instrucciones que pueden ser ejecutadas.
Para medir el impacto de las tecnologías de nueva generación en la microarquitectura se diseñaron las principales estructuras de la cola de emisión de instrucciones. El análisis se basa en simulaciones a nivel de transistor utilizando modelos de predicción de tecnologías CMOS de nueva generación para SPICE. Los resultados demuestran que el consumo de energía es significativo en la cola de instrucciones debido principalmente a la microarquitectura de la lógica de wakeup de instrucciones, ya que esta se basa en búsquedas asociativas y es implementada usando memorias de acceso por contenido (CAM). En esta tesis, a diferencia de los trabajos previos en donde las propuestas de técnicas son más abundantes, se ha dado mayor relevancia a las evaluaciones llegando hasta el diseño de las propuestas y sus respectivos análisis de complejidad.
Proponemos y evaluamos. 1) Un nuevo mecanismo de wakeup de bajo consumo de energía para una cola de emisión de instrucciones particionada basada en arreglo RAMCAM, 2) El diseño de una cola de emisión de instrucciones con wakeup directo, basada exclusivamente en memorias SRAM, 3) un método simple para manejar múltiples unidades funcionales del mismo tipo en la lógica de selección.
En los trabajos relacionados las soluciones propuestas al problema requieren de predicción o adicionar más complejidad al hardware para disminuir el consumo y en algunos casos se tiene un impacto negativo en el rendimiento de procesador.
