Diseño formal orientado a hardware de sistemas telemáticos: de lotos a vhdl

• Autores: Andrés Marín López
• Directores de la Tesis: Carlos Delgado Kloos (dir. tes.)
• Lectura: En la Universidad Politécnica de Madrid ( España ) en 1996
• Idioma: español
• Tribunal Calificador de la Tesis: Tomás Pedro de Miguel Moro (presid.), Tomás Robles Valladares (secret.), Román Hermida Correa (voc.), Eugenio Villar García (voc.), Jaime Ruz Jose (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología de los ordenadores
      • Diseño lógico
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• Resumen

  • En esta tesis se propone el uso de una metodologia basada en los lenguajes lotos y vhdl y en herramientas de diseño automaticas para el diseño de sistemas tellematicas y aplicaciones orientadas a control. La metodologia propone realizar especificaciones mediante refinamientos sucesivos. Dichas especificaciones han de ser validadas con respecto a una especificacion formal de requisitos del sistema. Las implementaciones en vhdl sintetizable se obtienen por traduccion automatica. La traduccion se demuestra que es correcta siempre de forma que no es preciso verificarla en cada diseño. A partir de esta descripcion vhdl se utilizan las herramientas de sintesis automaticas. En el desarrollo de esta tesis se describe la traduccion de lotos a vhdl y la demostracion formal de que es correcta. Debido al gran numero de demostraciones intermedias que comporta esta demostracion, se decide implementar las semanticas de ambos lenguajes, de la traduccion y de la funcion de correspondencia de estados vhdl a estados lotos en un lenguaje funcional de evaluacion perezoso llamado gofer. Todas las demostraciones son automatizables en gofer.