Resumen de Contribución al diseño de arrays VLSI con paralelismo de grano fino
En esta tesis se establece un conjunto de criterios de diseño de arrays sistolicos o segmentados en FPGAS y standard cells, dos tecnologías VLSI caracterizadas por el alto grado de automatización en el proceso de particionado, emplazamiento y rutado. Se analizan los principales parámetros que intervienen en la construcción de estos circuitos y sus limitaciones de carácter general, demostrándose la influencia central de la red de interconexion y la profundidad de lógica sobre las demás características del Array. Se determinan los principales compromisos en velocidad, area, consumo y tipo de comunicación, desarrollándose una metodología de caracterización y análisis aplicable a otras tecnologías. Se demuestra la eficacia de un enfoque basado en modificaciones a nivel arquitectural y layout como método para reducir el consumo de potencia. Se resuelve la controversia sincrono-autotemporizado y se determinan los limites de la sincronización clásica para el estado del arte de las tecnologías utilizadas. Se analiza la técnica Wave Pipeline en FPGA
