Resumen de Optimización de diseños sobre fpgas e inplantación paralela de decodificador para ldpc
La tesis es un estudio de los circuitos integrados, proponiendo a las FPGAs (Field Programmable Gate Array) como tecnologías reprogramables a usarse en la implementación de aplicaciones de comunicaciones, destacando sus posibilidades de implementación paralela y la flexibilidad en el diseño.
También se ha hecho un estudio de las diferentes técnicas de corrección de errores, resaltando a los LDPC (Low-Density Parity Check) como un código que permite transmisiones muy cercanas al límite de Shannon, de la misma forma que los Turbo Códigos, pero que tiene ventajas con respecto a éstos por las facilidades que brindan para la implementación en hardware.
Por otra parte, la ubicación de los módulos de un diseño en la estructura de una FPGA, garantizando una buena distribución de las rutas, es una de las etapas con gran influencia sobre los retardos. En el contexto de esta tesis se ha demostrado de forma empírica que es posible optimizar la fase de ubicación y rutado tomando como referencia al flujo de diseño estandard de Xilinx, y que se pueden alcanzar con ello rendimientos superiores en cuanto a velocidad. Por ello se ha propuesto el diseño de algoritmos de optimización heurísticos, para mejorar los resultados, en cuanto a ubicación, de las implementaciones sobre FPGAs.
