Programmable optical logic devices based on semiconductor optical amplifiers
- Autores: Miguel Cabezón Soriano
- Directores de la Tesis: Ignacio Garcés Gregorio (dir. tes.), Asier Villafranca Velasco (dir. tes.)
- Lectura: En la Universidad de Zaragoza ( España ) en 2014
- Idioma: español
- Tribunal Calificador de la Tesis: Iñigo Molina Fernández (presid.), Iñigo Salinas Ariz (secret.), Carlos Dominguez Horna (voc.)
- Materias:
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- Resumen
INTRODUCCIÓN En esta tesis se exploran las posibilidades de diseño de circuitos fotónicos para el desarrollo de procesadores digitales ópticos. Se estudian las potencialidades y restricciones de la integración fotónica; se diseñan arquitecturas empleando elementos bajo procedimientos estandarizados; se testean estas arquitecturas mediante simulación y experimentos de laboratorio y se fabrican circuitos fotónicos a pequeña escala en tecnología de fosfuro de indio (InP) en colaboración con varios grupos a nivel nacional y europeo.
El principal objetivo es el diseño de una arquitectura óptima para un elemento lógico básico (BLE) óptico, elemento fundamental de construcción de futuros procesadores fotónicos programables a mayor escala, el análisis de rendimiento de dicho dispositivo en las diferentes plataformas disponibles y la fabricación de un prototipo funcional en tecnología de fosfuro de indio. Esto se realizará mediante simulación de la arquitectura de un a Look-up Table (LUT) de 4 bits y mediante medidas experimentales; primero con dispositivos comerciales y más tarde sobre circuitos integrados diseñados también en el marco de esta tesis.
DESARROLLO El Capítulo 1 es una revisión del estado del arte del procesado lógico óptico con amplificadores de semiconductor (SOA).
A continuación se diseña la arquitectura de una LUT de 4 bits de entrada basada en SOAs, así como las puertas lógicas necesarias para su implementación. Se describe dicha arquitectura y los elementos que la forman y se trasladan a un programa de simulación de sistemas fotónicos para evaluarla. Se presentan los resultados de simulación; evaluando la calidad de las señales en función de valores como el factor Q y la tasa de error por bit (BER).
En el Capítulo 3 se llevan a cabo los experimentos con SOAs comerciales. Primero se caracterizan sus principales nolinealidades. Después se plantea e implementa una puerta NOR de 4 bits de entrada, que será el elemento básico para formar la LUT completa. A continuación se plantea un experimento que reproduce las condiciones a que se enfrentan las señales, en el peor de los casos, cuando atraviesan la LUT; y que servirá de pruba de concepto para la arquitectura completa.
Dada la necesidad de integración circuitos fotónicos, para una mayor escalabilidad del procesado óptico, se plantea trasladar los experimentos a prototipos fabricados en tecnología InP. En el Capítulo 4 se diseña el layout de un circuito fotónico integrado (PIC) que contiene los elementos necesarios (SOAs, guías ópticas, acopladores, multiplexores en longitud de onda, etc) para reproducir, entre otros, el peor caso al que se enfrentan las señales dentro la arquitectura de LUT planteada anteriormente. Se fabrica dicho layout en colaboración con el Instituto COBRA (Universidad Tecnologíca de Eindhoven).
En el Capítulo 5 se plantean los experimentos necesarios para trasladar la NOR de 4 bits a los SOAs integrados; así como circuitos lógicos más complejos. Se evaluan las posibilidades del chip fotónico fabricado y se plantean nuevos experimentos.
Finalmente se derivan conclusiones de los resultados obtenidos.
CONCLUSIONES Hasta ahora se han implementado variedad de puertas lo¿gicas o¿pticas y se han logrado velocidades muy superiores a las de los circuitos electro¿nicos, buscando siempre mejorar el comportamiento individual de los dispositivos. Sin embargo, consideramos que es momento de estudiar las posibilidades de circuitos con varios elementos lo¿gicos y que desempen¿en funciones ma¿s complejas.
En esta tesis se presenta la arquitectura de una LUT óptica capaz de realizar cualquier función lógica de 4 bits de entrada y un bit de salida. Se plantea un diseño basado en SOAs utilizados en diferentes configuraciones para obtener distintas puertas lógicas básicas. La programación de la función lógica a realizar por la LUT se realiza encendiendo o apagando las corrientes de alimentación de los distintos SOAs que intervienen.
En primer lugar se simularon por separado las puertas lógicas sencillas que intervienen en la arquitectura completa con modelos ideales y minimizando el ruido del sistema. Los resultados obtenidos se evaluaron en función de la calidad de las señales de salida; atendiendo a su factor Q y su BER. Éstos fueron muy positivos y se alcanzaron valores de Q superiores a 15, muy por encima de los necesarios para considerar las señales de bits ¿libres de errores¿. Se estudiaron los parámetros de simulación más importantes y se obtuvieron los puntos de trabajo óptimos. Posteriormente se simuló la arquitectura completa y se observó el efecto sobre la calidad de la señal de salida a medida que empeoraba la relación señal a ruido óptica (OSNR). Como era de esperar la Q bajó en la arquitectura completa con respecto a las puertas lógicas individuales pero se estimó una OSNR de 15 dB como suficiente para mantener el BER por debajo de 10-12.
A continuación se pasó a realizar los correspondientes montajes experimentales. Se demostró el funcionamiento de una puerta NOR óptica de 4 bits a 10 Gbps con SOAs comerciales. Se analizó la calidad de la señal de salida y se obtuvo un Q máximo superior cercano a 15. Además, se verificó su funcionamiento para un amplio rango de potencias de entrada. Aunque la arquitectura planteada es relativamente grande y con un elevado nu¿mero de SOAs en comparación con puertas lógicas mas sencillas, la mayori¿a de las operaciones se realizan en paralelo, de modo que el mayor nu¿mero de SOAs por los que tiene que pasar una sen¿al que atraviese la LUT es 2. Por esta razo¿n, y como un montaje de la LUT completa seri¿a demasiado costoso, decidimos demostrar experimentalmente el caso ma¿s complicado. Para ello, se eligió, de entre todas las funciones que se implementan en la arquitectura, aquella en la que todas las sen¿ales implicadas pasan por 2 SOAs. Se realizó un montaje en el que las cuatro pasan por un inversor y luego se juntan en la puerta NOR. Consideramos que, si bien no refleja exactamente el camino seguido por las sen¿ales, sirve de prueba de concepto, y demuestra la viabilidad de la arquitectura completa.
Aunque actualmente la tecnologi¿a no es lo bastante madura como para plantear la integracio¿n del dispositivo completo, se diseñó y fabricó un circuito foto¿nico con el objetivo de llevar la prueba de concepto a los circuitos integrados. Este circuito reproduce, entre otras operaciones lo¿gicas el peor caso de la LUT, lo que permitira¿ llevar a cabo nuevos experimentos, además de los ya presentados con SOAs comerciales, en SOAs integrados.
Así se hizo con la NOR de 4 bits y se demostró su funcionamiento íntegramente ¿in-chip¿. Además se aumentó la velocidad hasta los 25 Gbps. Desafortunadamente, no todas las partes del prototipo fabricado funcionaron como se esperaba y la prueba de concepto no pudo llevarse a cabo como tal. Gracias a versatilidad del circuito diseñado, se reorientaron los elementos restantes y se planteó un nuevo experimento. Puesto que una LUT se puede implementar a partir de la unión a elección de las distintas salidas de un decodificador se decidió implementar un decodificador de dos bits. Esto implica, conceptualmente, evitar la prueba de concepto para integrar directamente el decodificador completo, a cambio de reducir el número de bits de entrada. Aunque la calidad de las señales de salida era sensiblemente peor que la obtenida en otras puertas lógicas, el comportamiento lógico del decodificador se observó correctamente hasta 10 Gbps.
La arquitectura de la LUT de 4 bits dio lugar a una patente en 2010. Los resultados obtenidos en esta tesis han dado lugar a varias publicaciones en congresos nacionales e internacionales. Los reslutados experimentales de la NOR de 4 bits con SOAs comerciales y los correspondiente con dispositivos integrados a 25 Gbps dieron lugar a una publicación en Journal of Lightwave Technology en 2013.
