Estudio de Arquitecturas VLSI de la etapa de predicción de la compensación de movimiento, para compresión de imágenes y video con Algoritmos full-search. Aplicación al estándar H.264/AVC

• Autores: Armando Mora Campos
• Directores de la Tesis: Francisco José Ballester Merelo (dir. tes.), Marcos Antonio Martínez Peiró (dir. tes.)
• Lectura: En la Universitat Politècnica de València ( España ) en 2008
• Idioma: español
• Tribunal Calificador de la Tesis: Juan Antonio Michell Martín (presid.), Ángel Sebastiá Cortés (secret.), César Sánz Alvaro (voc.), Gustavo A. Ruiz Robredo (voc.), Matías Javier Garrido González (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología electrónica
• Enlaces
  • Tesis en acceso abierto en: RiuNet
• Resumen

  • En esta tesis doctoral se presenta el diseño y realización de arquitecturas VLSI de estimación de movimiento, en sus versiones de pixeles enteros y fraccionarios, para la etapa de predicción de la compensación de movimiento del estándar de codificación de video H.264/AVC. Las arquitecturas propuestas son estructuras de procesamiento pipeline-paralelas con alta eficiencia en su data_path y una administración optima de la memoria. Utilizando el algoritmo full-search block matching, los diseños cumplen los requerimientos de tamaño de bloque variable y resolución de ¼ de píxel del estándar con máxima calidad. Los estimadores de movimiento combinan las características de las arquitecturas consideradas en el estado del arte junto con la aplicación de nuevos esquemas y algoritmos hardware, en el proceso de codificación del componente luma de la señal de video. Diseñadas como coprocesadores de aceleración hardware para procesadores de 32 bits, las arquitecturas que se presentan han sido simuladas y sintetizadas para FPGA Virtex-4 de Xilinx, utilizando el lenguaje de descripción de hardware VHDL.