Contributions to non-iterative super-resolution algorithms enabling efficient real-time FPGA implementation for resolution enhancement of video sequences

• Autores: Tomasz Marcin Szydzik
• Directores de la Tesis: Gustavo Marrero Callicó (dir. tes.), Antonio Núñez Ordóñez (dir. tes.)
• Lectura: En la Universidad de Las Palmas de Gran Canaria ( España ) en 2016
• Idioma: español
• Tribunal Calificador de la Tesis: Roberto Sarmiento (presid.), Javier Agustín García García (secret.), Teresa Riesgo (voc.), Eduardo Juárez Martínez (voc.), Bertrand Granados (voc.)
• Materias:
  • Ciencias tecnológicas
    • Tecnología electrónica
• Enlaces
  • Tesis en acceso abierto en: acceda
• Resumen

  • Vivimos en una realidad dominada por los contenidos visuales, y más específicamente, por la alta resolución de los contenidos visuales. Con el fin de alcanzar altos niveles de calidad visual, la calidad de los contenidos de baja resolución puede ser aumentada mediante un proceso denominado súper-resolución. Este proceso es computacionalmente costoso y requiere de implementaciones hardware con el fin de alcanzar velocidades de ejecución en tiempo real. Las implementaciones del estado del arte encuentran su rendimiento limitado por los elevados requisitos de almacenamiento de memoria y/o por la elevada latencia de los accesos a memoria. La presente tesis doctoral aborda los principales desafíos a la hora de desarrollar implementaciones hardware de las técnicas de súper-resolución para secuencias de vídeo. Se ha propuesto un flujo de ejecución modificado que aplica la súper-resolución en el contexto de una ejecución centrada sólo en macro-bloques. Los resultados de las modificaciones propuestas conducen a una reducción significativa de la ocupación de memoria a expensas de un aumento del tráfico de memoria. El valor mínimo y máximo calculado del factor de reducción en la ocupación de la memoria asociada con el cambio del flujo de ejecución a nivel de macro-bloques está entre 3,5 y 16, dependiendo de los valores de los parámetros del algoritmo. Al mismo tiempo, el valor mínimo y máximo calculado del factor de aumento en el tráfico de memoria asociado con dicho cambio de flujo está entre 1,1 y 16,9. Para cubrir las necesidades de una implementación hardware se ha desarrollado una metodología de diseño de alto nivel. La arquitectura final alcanzó las prestaciones deseadas de 24 fotogramas por segundo, con una frecuencia de operación de 109 MHz utilizando el dispositivo FPGA xc5vj70t-l (Xilinx: tecnología Virtex5). La comparación realizada con el estado del arte indica que la ocupación de los recursos lógicos del sistema propuesto es hasta 5 veces menor que la reportada para el estado del arte, usando el mismo tipo de tecnología FPGA. Los resultados de síntesis de la implementación hardware: (i) han demostrado la capacidad de alcanzar prestaciones en tiempo real usando tecnología FPGA, preservando al mismo tiempo la calidad de las imágenes de salida súper-resueltas al mismo nivel que el ofrecido por la referencia software, y (ii) han demostrado la fidelidad de los cambios realizados a nivel algorítmico y la validez de la metodología de implementación establecida.