Información General

• Autores: José Ignacio Martínez Torre (coord.)
• Editores: Universidad Rey Juan Carlos
• Año de publicación: 2008
• País: España
• Idioma: español
• ISBN: 9788461256358
• Texto completo no disponible (Saber más ...)

Otros catálogos

• Red de Bibliotecas Universitarias (REBIUN)

Listado de artículos

• • Sesión 1: Reconfiguración

    • Modelado e implementación de un sistema electrónico embebido para entornos de inteligencia artificial

      págs. 1-10

      

    • Implementación de un sistema multitarea sobre una VirtexIV

      págs. 11-20

      

    • Red de interconexión de placas de prototipado rápido para computación de altas prestaciones

      págs. 21-30

      

    • ASYMRAM: RAM asimétrica para la implementación de sistemas reconfigurables

      págs. 31-40

      

  • Sesión 2: Ip Cores y Criptografía

    • Diseño de un controlador basado en una FGPA para convertidores de potencia empleados como interfaz con la red eléctrica

      págs. 41-50

      

    • SoC soporte del microprocesador TSC695, para su empleo en aplicaciones espaciales

      págs. 51-56

      

    • Redundancia temporal configurable para algoritmos criptográficos robustos

      págs. 57-66

      

    • Nuevo método de watermarking para módulos IP: difusión automática de los bits de la firma

      págs. 67-76

      

  • Sesión 3: Visión

    • Sistema de control acceso por reconocimiento óptico de documentos sobre NiosII

      págs. 77-84

      

    • Sistema en tiempo real de extracción de características visuales adaptativas a las condiciones de iluminación

      págs. 85-94

      

    • Implementación en FPGA de una cámara IP

      págs. 95-106

      

    • Implementación sobre FPGA de una técnica basada en soft computing para la detección de bordes en imágenes

      págs. 107-116

      

  • Sesión 4: Aritmética

    • Implementación del algoritmo criptográfico RC6 usando una nueva metodología de diseño de FPGAs

      págs. 117-126

      

    • Implementación eficiente del algoritmo AES usando FPGAs, segmentación y reconfiguración dinámica y parcial

      págs. 127-136

      

    • Implementación en FPGA de un decodificador Reed-Solomon de alta velocidad

      págs. 137-146

      

    • Parallelizing the computation of the goodness of the solutions in the fit of X - ray diffrsvtion peaks with FPGAs

      págs. 147-154

      

  • Sesión 5: Visión y DSP

    • Realización de una plataforma de prototipado rápido para sistemas de inspección visual y clasificación de frutos

      págs. 155-166

      

    • Segmentación de imágenes basadas en el color de la piel

      págs. 167-174

      

    • Sincronización de fase y frecuencia de la portadora para 32-APSK en FPGA

      págs. 175-184

      

    • Aspectos de implantación de Azequia en nodos FPGA de multicomputadores Sundance

      págs. 185-192

      

  • Sesión 6: Educación

    • Operaciones de matching y overlay sobre una imagen

      págs. 193-202

      

    • ECBOT y ECB AT91 Plataformas abiertas para el diseño de sistemas embebidos y co-diseño HW/SW

      págs. 203-212

      

    • Propuesta para la adecuación de la asignatura microprocesadores específicos al sistema europeo de transferencia de créditos

      págs. 213-224

      

  • Sesión 7

    • Implementaciones HW y SW de un gestor de ejecución de grafos de tareas en un sistema multitarea reconfigurable

      págs. 225-236

      

    • Circuito retenedor de orden fraccional para control híbrido

      págs. 237-246

      

    • Metodología de diseño de SoC basada en OpenRise sobre FPGA con Cores y herramientas libres

      págs. 247-256

      

    • Implementación hardware de control óptico para convertidores Buck con topología "Active clamp"

      págs. 257-266

      

  • Sesión 8

    • Síntesis de canales TLM para procesador NiosII

      págs. 267-274

      

    • Diseño de un SoC para evaluación no destructiva por ultrasonidos

      págs. 275-284

      

    • Condensación de primitivas visuales de bajo nivel para aplicaciones de procesamiento en tiempo real

      págs. 285-294

      

    • Diseño de un multiprocesador configurable y de la interfaz de comunicaciones para una arquitectura de hardware auto-adaptable

      págs. 295-304

      

  • Sesión 9

    • Implementación en FGPAs de módulos PWL multidimensionales

      págs. 305-314

      

    • Procesador paralelo para la medida de calidad del diseño de códigos correctores de errores en comunicaciones

      págs. 315-320

      

    • Sistema operativo para SMPs basados en MicroBlaze

      págs. 321-330

      

    • A FPGA-based readout system for microstrip silicon sensors

      págs. 331-340