En este trabajo se presenta el diseño en hardware reconfigurable de los sub-bloques que constituyen un sistema RSA de criptografía. Se presentan las diferentes arquitecturas que reproducen los algoritmos seleccionados y los resultados de simulación comportamental obtenidos a partir de la especificación en lenguajes de descripción de hardware. De igual forma se presentan algunos análisis de desempeño de los bloques constituyentes mencionados.
In this work the hardware design of the constituent elements of a RSA system is presented. This document shows the design and simulation results of the four blocks in which the RSA system can be split. Individual performances of such blocks are presented, and the future work on this subject is presented too
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