Control robusto y óptimo de una FLL en nanocircuitos

• Carolina Albea Sanchez ; Diego Puschini ^[1] ; Suzanne Lesecq ^[1] ; Edith Beigné ^[1]
  1. [1] CEA LETI-MINATEC Campus, Grenoble
• Localización: Actas de las XXXII Jornadas de Automática, Escuela Técnica Superior de Ingeniería, Univesidad de Sevilla: Sevilla, 7 al 9 de septiembre de 2011, 2011, ISBN 978-84-694-6454-0, pág. 4
• Idioma: español
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• Resumen

  • El escalado dinámico de tensión y de frecuencia (DVFS) en microchips se está convirtiendo en un importante requisito en arquitecturas Globalmente Asincrónas y Localmente Síncronas (GALS). Sin embargo, se debe tener en cuenta el área de implementación requerida por los ‘áctuadores’ de frecuencia y de tensión de cada ‘isla’ de cómputo para optimizar el circuito. Un frequency-Locked Loop (FLL) rápidamente reprogramable en granularidad fina es una buena opción como ‘actuador’ de frecuencia. Su implementación en 32nm representa 0,0016mm2, siendo de 4 a 20 veces más pequeña que en las técnicas clásicas utilizadas como un Phase-Locked Loop (PLL) en la misma tecnología. Otro aspecto relevante en un FLL es el diseño del controlador, el cual debe ser adecuado para implementarlo en un área reducida. En este trabajo, se deduce un modelo analítico de un FLL a partir de precisas simulaciones en Spice. Se tiene en cuenta el retardo introducido por el sensor.

    A partir de este modelo, se desarrolla una ley de control óptima y robusta con una superficie de implementación mínima.