Coprocesador de multiplicación en Fp2 para la aceleración de emparejamientos bilineales en SoC-FPGA

• Cuiman Márquez, Raudel ^[1] ; Cabrera Sarmiento, Alejandro José ^[3] ; Sánchez-Solano, Santiago ^[2]
  1. [1] Universidad Tecnológica de La Habana José Antonio Echeverría

     Universidad Tecnológica de La Habana José Antonio Echeverría

     Cuba

     
  2. [2] Instituto de Microelectrónica de Sevilla

     Instituto de Microelectrónica de Sevilla

     Sevilla, España

     
  3. [3] Universidad Tecnológica de La Habana “José Antonio Echeverría” (CUJAE)

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• Localización: Revista Científica de Ingeniería Electrónica, Automática y Comunicaciones, ISSN-e 0258-5944, ISSN 1815-5928, Vol. 43, Nº. 3, 2022
• Idioma: español
• Títulos paralelos:
  • Multiplication coprocessor in Fp2 for bilinear pairings acceleration on SoC-FPGA
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• Resumen
  • español

    El presente trabajo aborda el desarrollo de un coprocesador hardware para acelerar aquellas operaciones de multiplicación en la extensión de campo Fp2 involucradas en el cálculo de un emparejamiento bilineal. A partir de identificar el alto grado de paralelismo presente en los diferentes niveles de procesamiento aritmético de un emparejamiento, sobre todo para el caso de la multiplicación en Fp2, se propone una arquitectura hardware para el coprocesador basada en estructuras de pipeline tanto internas como externas que permiten acelerar el cálculo de una operación de multiplicación y habilitar, además, la ejecución de varias multiplicaciones de manera solapada. Gracias a esto ha sido posible desarrollar una solución híbrida hardware/software sobre un SoC-FPGA para el cálculo de emparejamientos bilineales que logra mejorar hasta en un 22.5% los resultados de soluciones equivalentes en el estado del arte.

  • English

    This paper focuses on the implementation of a hardware coprocessor intended to speed up multiplications over the  F p 2 finite field extension in the context of bilinear pairings. Being aware of the high degree of parallelism present at different levels of pairings computation, especially in the case of F p 2  multiplications, we propose a hardware architecture based on internal and external pipeline structures allowing both, to accelerate a single multiplication and perform several multiplications in parallel. This enables the development of a hybrid hardware/software solution on a SoC-FPGA for computing bilinear pairings that improves the performance of equivalent state-of-the-art implementations up to a 22.5 %