An 8-bit TDC implemented with two nested Johnson counters

• Autores: Jonathan Santiago Fernandez, Alejandro Díaz Sánchez, Gregorio Zamora Mejia, José Miguel Rocha Pérez
• Localización: Tecnología en Marcha, ISSN 0379-3982, ISSN-e 2215-3241, Vol. 36, Nº. Extra 6, 2023 (Ejemplar dedicado a: Edición especial IEEE Latin American Electron Devices Conference (LAEDC)), págs. 79-87
• Idioma: inglés
• Títulos paralelos:
  • Un TDC de 8 bits implementado con dos contadores Johnson anidados
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• Resumen
  • español

    Este trabajo presenta un Convertidor de Tiempo a Digital implementado utilizando dos contadores Johnson anidados y apropiado para aplicaciones de medición de intervalo de tiempo. La estructura propuesta se compone de dos contadores anidados de 4 bits, dos redes de control lógico-digital, dos registros y un decodificador. Para el decodificador se ha utilizado una lógica semi-dinámica para reducir su consumo de energía. El sistema tiene una salida digital estándar y se alimenta con una fuente de 1.8 V con un consumo total de 32.4 mW. Se fabricó un prototipo utilizando una tecnología CMOS de 180 nm de TSMC. La estructura propuesta ocupa un área de 508 μm x 225 μm. Además, este TDC tiene una desviación estándar de 0.78 LSB con un intervalo de tiempo de entrada fijo que opera a una frecuencia de 1 MHz. La estructura propuesta muestra buenos resultados de rendimiento y repetibilidad para condiciones de conversión continua, estos resultados son atribuidos a la simplicidad del sistema y al uso de contadores con mínimo retardo de puerta como elementos principales para el TDC.

  • English

    This work presents a Time-to-Digital Converter implemented using two nested Johnson counters and suitable for time-lapse measurement applications. The proposed structure is composed of two 4-bit nested counters, two digital-logic control networks, two registers and a single decoder. Semi-dynamic logic was used for the decoder to reduce its power consumption. The system has a standard digital output and is powered by a 1.8 V supply with a total power consumption of 32.4 mW. A prototype was fabricated using a TSMC 180 nm CMOS technology. The proposed structure uses a 508 μm x 225 μm area. In addition, this TDC has a standard deviation of 0.78 LSB with a fixed input time interval operating at a frequency of 1 MHz. The proposed structure shows good performance results and repeatability for continuous conversion conditions, these results are attributed to the simplicity of the system and the use of counters with minimum gate delay as the main elements for the TDC.