Evaluación del rendimiento de las arquitecturas de hardware HPS y HPS+FPGA para un sistema de procesamiento de imágenes

• Niño Carmona, Cesar Arturo ^[1] ; Sánchez-Chero, Manuel Jesús ^[2] ; Ortiz Ortiz, Emanuel ^[1] ; Sernaque Julca, Juan Carlos ^[1] ; Risco Ipanaqué, Cecilia Lizeth ^[2]
  1. [1] Universidad Nacional de Piura

     Universidad Nacional de Piura

     Piura, Perú

     
  2. [2] Universidad Nacional de Frontera. Perú.
• Localización: Revista de la Universidad del Zulia, ISSN-e 2665-0428, ISSN 0041-8811, Vol. 12, Nº. 32, 2021 (Ejemplar dedicado a: Journal of the University of Zulia. Volume 12, Number 32, January-April 2021. Agro Sciences, Engineering and Technology), págs. 358-373
• Idioma: español
• Títulos paralelos:
  • Performance evaluation of HPS and HPS+FPGA hardware architectures for an image processing system
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• Resumen
  • español

    El objetivo de este trabajo fue evaluar el rendimiento de las arquitecturas de hardware: Hard Processor System (HPS) y la unión de un HPS con una matriz de compuertas programables o FPGA (HPS + FPGA) para un sistema de procesamiento de imágenes. Se evalúan: el tiempo de ejecución de los algoritmos de procesamiento de imágenes y el consumo de energía. Para una Plataforma SoC se realiza el diseño de hardware en Verilog utilizando los núcleos de video IP del University Program (UP) de Intel - FPGA. Se desarrolla también el software para control y visualización de resultados empleando OpenCV. Se trabajó con imágenes de 320x240 pixeles. Para una aplicación en tiempo real se observó una mejora de 38.8% en el tiempo de ejecución y un consumo 6.85% mayor en la Arquitectura HPS+FPGA respecto a la Arquitectura HPS. La Arquitectura HPS+FPGA supera al HPS y mantiene bajo el consumo de energía.

       

  • English

    The objective of this work was to evaluate the performance of hardware architectures: Hard Processor System (HPS) and the union of an HPS with a programmable gate array or FPGA (HPS + FPGA) for an image processing system. The following are evaluated: the execution time of the image processing algorithms and the energy consumption. For a SoC Platform, hardware design is performed at Verilog using the IP video cores of the Intel University Program (UP) - FPGA. The software for control and visualization of results using OpenCV is also developed. We worked with 320x240 pixels images. For a real time application it was observed an improvement of 38.8% in the execution time and a 6.85% higher consumption in the HPS+FPGA Architecture with respect to the HPS Architecture. The HPS+FPGA Architecture outperforms HPS and keeps power consumption low.