Resumen de Four stage pipeline quaternary processor

Tiago Gouveia, Wellington Oliveira, Milton Ernesto Romero Romero, Evandro Mazina Martins

• español

  La escala de integración de los procesadores se ha incrementado en las últimas décadas, han surgido nuevos desafíos y el área de chips se ha convertido en un tema importante. Esto ha motivado a los proyectistas a buscar nuevas técnicas y tecnologías, entre ellas, la lógica de múltiples valores (MVL). La representación cuaternaria, dominio D: {0,1, 2, 3}, reduce el número de conexiones debido al hecho de que, aproximadamente, el 70% del área del circuito se utiliza para interconexiones y pads. Este trabajo propone el proyecto de un procesador cuaternario de cuatro etapas (eCPU) con dieciséis instrucciones y el manejo de conflictos de hardware, de datos y de control utilizando técnicas híbridas (estáticas y dinámicas), para demostrar la funcionalidad correcta con respecto a la especificación del proyecto, con base en un conjunto universal de compuertas lógicas cuaternarias ya propuestas en la literatura. El eCPU se ha proyectado utilizando el lenguaje de descripción de hardware VHDL en el ambiente Quartus® y simulado en ModelSim® que demuestra el comportamiento correcto con respecto a la especificación. Las simulaciones se realizan ejecutando varios programas escritos en el lenguaje de la máquina con el soporte de un compilador de dos fases escrito en Java para generar código de máquina cuaternario.

• English

  The scale of integration of processors has increased in recent decades, new challenges have emerged and chip area has become an important issue. Designers have been motivated to seek new techniques and technologies, among them, the multi-value logic (MVL). The quaternary representation, domain D: {0, 1, 2, 3} reduces the number of connections due to the fact that, approximately, 70% of the circuit area is being used for interconnections and pads. This work proposes the design of a four stages pipelined quaternary processor (eCPU) with sixteen instructions and the handling of hazards utilizing hybrid (static and dynamic) techniques with the scope to demonstrate the correct functionality with respect to the design specification, based on a universal set of quaternary logic gates already proposed in the literature. The eCPU has been designed via hardware description in Quartus® environment written in VHSIC Hardware Description Language (VHDL) and simulations performed in ModelSim®, demonstrating the correct behavior with respect to the specifications. The simulations are performed by executing several programs written in the chosen quaternary assembly language with the support of a two phase's compiler written in Java to generate quaternary machine code.