Resumen de Sensibilidad exacta de caminos en análisis temporal
R. Peset Llopis, A. J. Velasco, J. Carrabina
La verificación temporal es un aspecto importante en el diseño de chips. Sin embargo, la creciente complejidad de los circuitos combinacionales incrementa el número total de caminos falsos, lo cual exige métodos rápidos y precisos para su eliminación. En la literatura han aparecido diversos métodos, todos ellos basados en aproximaciones del criterio exacto, y que, por tanto, no ofrecían resultados exactos. En este artículo se presenta la primera herramienta basada en el criterio exacto. Las experiencias realizadas muestran que esta herramienta es mucho más precisa que las precedentes.
