Resumen de Influencia del estilo de lay-out sobre los parámetros eléctricos del transistor MOS
Rafael Rodríguez Macías, B. Linares-Barranco, Miguel A. Rodríguez Vázquez
Los avances en el modelado de los efectos de 2º orden del transistor MOS permiten reducir el desapareamiento en la etapa del layout. Dichos efectos aparecen en transistores de dimensiones mínimas o en presencia de gradientes. Los debidos a dimensiones mínimas provocan diferencias entre los parámetros eléctricos de los transistores desiguales o que están divididos desigualmente. Una partición adecuada anula esas diferencias.
Por otra parte, los gradientes que se originan en el proceso de fabricación introducen una diferencia aleatoria entre los parámetros eléctricos de transistores distantes. En posiciones próximas al centro de perturbación no cualquier disposición simétrica de los transistores resulta efectiva para reducir tal diferencia. Todo ello justifica un estudio detenido de varias disposiciones típicas en busca de las mejores para obtener un buen apareamiento en los parámetros que modelan el transistor MOS. También se señalan las condiciones generales que ha de cumplir cualquier topología óptima.
