Sintesis para testabilidad de FSMs basadas en PLAs

• Autores: María José Avedillo de Juan, José María Quintana Toledo, José Luis Huertas Díaz
• Localización: VII Congreso de Diseño de Circuitos Integrados: 3, 4 y 5 de noviembre de 1992, Toledo, España : actas, 1992, págs. 299-304
• Idioma: español
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• Resumen

  • En esta comunicación se considera la relación que existe entre el asignamiento de estados y la fase de propagación de fallos en el proceso de generación de secuencias de test para una FSM, cuando la componente combinacional se implementa mediante un PLA. Es bien conocido que para este tipo de estructuras (PLAs) todos los fallos simples, excepto los fallos de stuck en las entradas primarias, producen únicamente errores unidireccionales. Basados en esta hipótesis de unidireccionalidad de los errores producidos por fallos en la componente combinacional, proponemos un procedimento de síntesis de FSMs completa y fácilmente testables. Este procedimiento consiste, básicamente, en la ampliación del GTE de la FSM con un conjunto de transiciones. Con esta aproximación el proceso de generación de patrones de test se simplifica considerablemente.