Análisis de la respuesta temporal del diseño de un controlador de SSRAM

• Autores: Dilaila Criado Cruz, Víctor Escartín, Sonnia Pavoni Oliver
• Localización: Revista Científica de Ingeniería Electrónica, Automática y Comunicaciones, ISSN-e 0258-5944, ISSN 1815-5928, Vol. 36, Nº. 3, 2015, págs. 46-55
• Idioma: español
• Títulos paralelos:
  • Timing analysis of a SSRAM controller design.
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• Resumen
  • español

    Los sistemas digitales son cada día más rápidos y complejos. Por esta razón, desde la concepción de un diseño hasta la validación de su funcionamiento, es necesario realizar un detallado estudio de la respuesta temporal de los mismos. En ese sentido, este trabajo tiene como objetivo central analizar la respuesta temporal de un sistema digital, desde el diseño hasta la verificación. El sistema desarrollado se implementó en un FPGA EP3C25F324C6 de la familia Cyclone III de Altera y consistió en un controlador para la memoria SSRAM IS61LPS25636A, cuya frecuencia de reloj máxima es 200 MHz. Se emplearon el programa Quartus II y su herramienta TimeQuest Timing Analyzer. Con el método de diseño utilizado, corroborado por los análisis y herramientas empleadas, se garantizó un controlador con un margen de seguridad mínimo en el tiempo de setup de 155 ps a una frecuencia de reloj de 190 MHz.

  • English

    The digital systems are every day faster and more complex. Therefore, from the conception of a design until the validation of their operation, it is necessary to carry out a detailed time analysis. In that sense, this work has as central objective the analysis of the timing performance of a digital system, from the design until the verification. The memory controller was implemented in the EP3C25F324C6, FPGA of the family Cyclone III from Altera. The memory IS61LPS25636A, manufactured by ISSI (Integrated Silicon Solution, Inc.) was used. The design was focused to work with the greater clock frequency as possible. The analysis of the design was carried out using the simulation tools Modelsim and TimeQuest Timing Analyzer from Quartus II. It was obtained an SSRAM controller with a worst setup slack of 155 ps for a clock frequency of 190 MHz.