Resumen de Validación del uso de aritmética distribuida en la implementación de redes neuronales.
- español
En este documento se presentan algunos resultados del uso de aritmética distribuida enfocados hacia implementaciones hardware de redes neuronales, dichos resultados confrontan consideraciones de área vs. precisión, a tener en cuenta por parte del diseñador antes de llevar la arquitectura de su red neuronal a algún dispositivo (microcontrolador, dispositivos de lógica programable o DSPs). El algoritmo desarrollado brinda un estimativo de cuánto se penaliza la precisión de la red a nivel hardware a medida que aumenta el número de bits empleados para representar las entradas. Además posee la ventaja que ejecuta las operaciones de manera digital emulando operaciones reales como se efectuarían en FPGA o CPLD, lo cual posteriormente puede ser utilizado para extraer el código para programar estos dispositivos.
- English
In this paper results of the Distributed Arithmetic application focused towards hardware implementations of neuronal networks are presented. These results confront important parameters like area and out precision, before implementing in some device (microcontroller, logic programmable devices or DSP's) the architecture of a neuronal network. The developed algorithm offers an approach on whatever is the network precision when increasing the size of the input words. In addition, it has the advantage that executes the operations of digital form to emulate real operations as they would take place in FPGA or CPLD, which later can be used to extract the code to program these devices.
