En este artículo se presenta el proceso de modelado, diseño y prueba para una estructura de filtrado digital promedio basado en FPGA. Se hace énfasis en la metodología de desarrollo sobre hardware, debido a que las operaciones de computo requeridas por esta clase de filtros se adaptan fácilmente a la arquitectura de las PLDs. Los resultados de este trabajo se aplicaron en la supresión de AWGN en un sistema de control discreto.
This paper presents the modeling, design and probe of a FPGA-based digital average filter. PLD-based hardware implementation is recommended due to average filters use simple computational operations. The filter was used into a discrete time control system in order to reduce AWGN.
© 2001-2024 Fundación Dialnet · Todos los derechos reservados