A Clocking Scheme for Lowering Peak-Current in Dynamic Logic Circuits

• Autores: H. Matsubara, T. Watanabe, T. Nakamura
• Localización: IEICE transactions on electronics, ISSN 0916-8524, Vol. 83, Nº 11, 2000, págs. 1733-1738
• Idioma: inglés
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