Low-capacitance ESD protection design for high-speed I/O interfaces in a 130-nm CMOS process.

• Autores: Y.-W. Hsiao, M.-D. Ker
• Localización: Microelectronics reliability, ISSN 0026-2714, Vol. 49, Nº. 6, 2009, págs. 650-659
• Idioma: inglés
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