Este artículo se presenta el desarrollo de una interfaz visual, basada en el lenguaje Tcl/Tk, la cual permita una fácil y sencilla verificación de la funcionalidad de núcleos hardware implementados con el lenguaje de descripción hardware VHDL, evitando así la tediosa forma de validación asociada al análisis de cronogramas en entornos clásicos de simulación.
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