Resumen de Optimización de recursos hardware para la operación de convolución utilizada en el procesamiento digital de señales
RESUMEN DE LA TESIS DOCTORAL DE D. Carlos Diego Moreno Moreno El resumen de la tesis para la base de datos Teseo debe ser una presentación de la tesis y tener la extensión suficiente para que quede explicado el argumento de la tesis doctoral. El formato debe facilitar la lectura y comprensión del texto a los usuarios que accedan a Teseo, debiendo diferenciarse las siguientes partes de la tesis: 1. introducción o motivación de la tesis La operación de convolución es fundamental en muchas de las aplicaciones del procesamiento digital de señales, tales como los filtros, la FFT y redes neuronales. La operación de convolución en tiempo discreto se reduce en los dispositivos microprogramables a gran cantidad de multiplicaciones y sumas (operación multiplica y acumula MAC), por lo cual resulta imprescindible la investigación de nuevas arquitecturas que implementen estas operaciones aprovechando al máximo los recursos hardware disponibles, y además que realicen estos cálculos a la mayor velocidad posible.
Esta operación está basada en la operación MAC (multiplica y acumula), por lo que se han estudiado en la bibliografía disponible las distintas aportaciones para aumentar el rendimiento y la velocidad para esta operación. Además se han analizado los sumadores y multiplicadores disponible en la bibliografía.
Dado la gran cantidad de dispositivos electrónicos existentes en el mercado, se estudiarán las distintas posibilidades que se proponen con el hardware comercial (FPGA, DSP, GPP, etc.) para esta operación, aunque los estudios principales de esta tesis estarán basados en las FPGAs por ser las más eficientes.
A continuación se obtendrá una implementación particular de la convolución en FPGAs de bajo coste, utilizando aritmética CSA (carry save adder) y buffers circulares, proponiendo una arquitectura novedosa sobre los bloques de lógica configurable de una familia de FPGA comerciales de Xilinx que optimizan al máximo los recursos disponibles en este tipo de dispositivos, tales como la Spartan¿3 y la Spartan¿6, y su velocidad.
Por otro lado también se hace necesario realizar una tabulación de los tiempos que se emplean para realizar esta operación en distintos dispositivos, en FPGAs de bajo coste (Spartan¿3 y Spartan¿6 de Xilinx), en procesadores digitales de señal (DSP TMS320C6713 de Texas Intrument) y procesadores de propósito general en donde se toman como ejemplo dos procesadores ARM (ARM7 y ARM Cortex M3). El objetivo es validar las soluciones obtenidas sobre entornos de desarrollo comerciales y de tabular los resultados obtenidos, para conocer del que dispositivo sería conveniente para cada aplicación en concreto.
2.contenido de la investigación El contenido básico de la investigación realizada en esta tesis corresponde a la presentación de las arquitecturas novedosas sobre FPGA para optimizar el cálculo de la convolución, y a la presentación y análisis de los resultados experimentales. En concreto se explica una nueva arquitectura para la convolución cuando los operandos son menores de 48 bits, para la FPGA Spartan 3 de Xilinx con los datos experimentales correspondientes; la arquitectura sobre esta FPGA con el empleo de buffers circulares para los datos de entrada o salida, dependiendo del algoritmo utilizado para el cálculo de la convolución.
También se proponen distintas arquitecturas para el caso de que los operandos con los que se trabaje superen el ancho de los multiplicadores o bloques DSP integrados en la FPGA (que suelen ser de 48 bits). En primer lugar se ha descrito una arquitectura que define un MAC basado en aritmética CSA utilizando compresores 4:2 para el sumador¿acumulador y se ofrecen los resultados para las FPGAs de Xilinx Spartan 3 y Spartan 6. A continuación se proponen dos arquitecturas novedosas donde se incluyen multiplicadores y sumadores con salida de doble acarreo utilizando la posibilidad de que dispone la Spartan 6 de un sumador ternario: en la primera de ellas se realiza utilizando el multiplicador con salida CSA y un acumulador con salida de doble acarreo (el acarreo i y el acarreo i+1) utilizando compresores 5:3; y en la segunda se utiliza el multiplicador CSA con salida de doble acarreo y el acumulador con salida de doble acarreo con compresores 6:3. En todas las arquitecturas se muestran los resultados obtenidos tanto en velocidad como en área y se compara con la que se obtiene haciendo la descripción VHDL en la herramienta de síntesis. Se finaliza este apartado comparando los resultados obtenidos en la Spartan 6 para los cuatro casos estudiados.
Por otro lado, se ha incluído una comparación de tres de los tipos de dispositivos electrónicos de bajo coste: FPGA, DSP y ARM. Se han estudiado con detalle la arquitectura de estos tres dispositivos: la FPGA de bajo coste de Xilin (Spartan 3 y Spartan 6), el DSP concreto que se utiliza (TMS320C6713 de Texas Instrument) y una descripción de los procesadores ARM utilizados para la comparación (ARM7 y ARM Cortex M3), como ejemplo de procesador de propósito general. Se muestran los resultados experimentales para la operación de convolución en estos tres tipos de dispositivos electrónicos.
3.conclusión En primer lugar, constatar que las FPGA son los circuitos electrónicos actuales más utilizados por su gran versatilidad en el desarrollo de aplicaciones para el procesamiento digital de señales y su eficiencia para la implementación de nuevas arquitecturas que permitan implementar las aplicaciones más utilizadas en dicho procesamiento.
Por otro lado, el uso de la aritmética redundante ha sido denostado en los últimos años en la bibliografía, para su uso en FPGAs debido a que este tipo de aritmética utiliza más recursos hardware. Las aritméticas redundantes típicas son la aritmética carry¿save y la aritmética signed¿digit.
En el desarrollo de esta tesis se ha demostrado que la utilización de la aritmética carry¿save es más eficiente cuando el número de operaciones a realizar es muy elevado, como sucede en el cálculo de la operación de convolución.
En los datos experimentales presentados se demuestra que se pueden obtener resultados análogos en dispositivos FPGA de bajo coste, como es el caso de las de Xilinx Spartan 3 y Spartan 6, que en otros dispositivos más potentes.
Los resultados se han obtenido para las FPGAs de bajo coste de Xilinx con LUT de 4 entradas y de 6 entradas. Estas mismas conclusiones se podrían aplicar a dispositivos FPGAs de otras compañías, como por ejemplo Altera, que proporcionan circuitos electrónicos con este tipo de arquitectura.
Finalmente, se ha comprobado experimentalmente que los mejores resultados se obtienen en FPGAs de bajo coste frente a los tradicionales procesadores de propósito general (ARM7 y ARM Cortex M3) y los procesadores digitales de señal (DSP TMS320C6713 de Texas Instrument.
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