Diseño e implementación de un conversor analógico digital escalable y parametrizable en una FPGA
- Autores: Juan David Espitia Castillo
- Directores de la Tesis: Enric Vidal Idiarte (dir. tes.), Enrique Cantó (dir. tes.)
- Lectura: En la Universitat Rovira i Virgili ( España ) en 2022
- Idioma: español
- Número de páginas: 166
- Tribunal Calificador de la Tesis: Ramón Costa Castelló (presid.), Javier Calvente Calvo (secret.), Mariano López García (voc.)
- Programa de doctorado: Programa de Doctorado en Tecnologías para Nanosistemas, Bioingeniería y Energía por la Universidad Rovira i Virgili
- Materias:
- Enlaces
- Tesis en acceso abierto en: TDX
- Resumen
- español
En el campo de los sistemas digitales de control, las señales son obtenidas a partir de sensores para ejecutar las acciones necesarias para obtener la salida deseada, a partir de una referencia indicada por el usuario. Hay aplicaciones en las que la unidad de control necesita múltiples señales para obtener la salida deseada. Es por esto por lo que hay un gran interés en los sistemas mayormente digitales, donde los conversores analógicos digitales (ADC) sean implementados en el dominio digital, simplificando su integración en los controladores. Esto es debido a que utilizar ADCs discretos en aplicaciones que requieran un alto número de ADCs, puede ser complicado debido a la limitada cantidad de pines de entrada/salida de dispositivos de bajo costo.
Los controladores digitales son implementados en microcontroladores o DSPs debido a su facilidad de desarrollo proporcionado por los lenguajes de programación y compiladores. Sin embargo, su capacidad de cómputo es limitada por una ejecución secuencial de las instrucciones. La matriz de puertas lógicas programables (FPGA) son dispositivos lógicos programables, que permiten la implementación de circuitos digitales utilizando sus recursos de hardware. Los recursos de hardware permiten la implementación de circuitos paralelos para múltiples controladores que aceleran el computo en las FPGAs comparado con microcontroladores o DSPs.
Esta tesis propone una metodología para implementar un ADC de N-bit escalable y parametrizable en una FPGA. La escalabilidad permite la implementación de varios ADCs en una sola FPGA, cada uno configurado individualmente de acuerdo con los parámetros del ADC (resolución, frecuencia de muestro). La primera arquitectura del ADC está basada en un conversor time-to-digital a partir del circuito one shot, el cual es construido a partir de un circuito RC y puertas lógicas. El contador ascendente y la lógica del one shot puede ser implementada usando LUTs y flip-flops disponibles en la mayoría de las familias de FPGAs.
La segunda arquitectura está basada en que la lógica succesive aproximation register (SAR) controla un DAC (conversor digital analógico), el cual es implementado utilizando un PWM y un filtro paso bajo (LPF) externo. La lógica SAR y el PWM son implementados usando LUTs y flip-flops disponibles en la FPGA. Se presenta una metodología con el objetivo de encontrar los parámetros del LPF para un ADC de N-bit escalable y parametrizable a partir de una frecuencia de muestreo deseada.
Con el objetivo de aumentar las prestaciones del ADC se presenta 3 optimizaciones en la implementación del PWM para el ADC de N-bit basado en SAR. La primera optimización es la implementación del PWM con las salidas ‘double data rate’ existentes en la FPGA, esto permite el aumento de la frecuencia del PWM y así mejorar las prestaciones del ADC. La segunda optimización se basa en paralelizar el PWM de N-bit en PWMs de menor tamaño, con el objetivo de aumentar la frecuencia del PWM y mejorar las prestaciones del ADC. Por último, se presenta una optimización con la implementación del distributed duty cycle PWM, con el objetivo de mejorar las prestaciones del ADC. Las tres optimizaciones son compatibles entre sí y la metodología de obtención de los parámetros del LPF, se ajustó a cada una de ellas.
La metodología presentada permite hallar los parámetros de los LPF (frecuencia de corte y orden del LPF) que permitan implementar el ADC de N-bit escalable y parametrizable a partir de la frecuencia de muestreo y la resolución. Esta metodología se adapta a las necesidades del diseño, puesto que permite diferentes tipos de implementación que aumentan la frecuencia de muestreo, pero como desventaja el coste y área de implementación aumenta. Esta metodología es extrapolable a la implementación del ADC de N-bit en diferentes familias de FPGA siguiendo el método presentado
- English
The flexibility provided by FPGAs permits the implementation of several Analog-to-Digital Converters (ADC), each one configured with the bit resolution and the sampling frequency required by the target application. The doctoral thesis presents two designs for the implementation of scalable and parametrizable N-bit ADC on FPGAs (Field Programmable Gate Arrays). The first design based on one shot circuit and the second design is based on a SAR (Successive Approximation Register). The first design is N-bit ADC based on the one-shot circuit. Combining a RC circuit and logic gates the ADC is implemented. A methodology for the implementation of a parametrizable one shot-based ADC is presented. Based on the sampling frequency, input voltage range and resolution the parameters for the implementation are found. The oneshot logic is synthesizable and parametrizable, using a low number of resources, to be portable to low-cost FPGA families.
- català
La flexibilitat brindada per les FPGAs permet la implementació d'un o més convertidors anàlegs digitals (ADC), cadascun configurat amb una resolució i freqüència de mostreig específics, delimitat per l’aplicació. Aquesta tesi doctoral presenta dos dissenys per a la implementació d'un ADC d’ N-bit escalable i parametritzable a FPGA. EL primer està basat en el circuit one shot ADC i el segon ho està en SAR (Successive Approximation Register). El primer disseny és un ADC d’ N-bit basat en el circuit one Shot, que permet la implementació de l´ADC a partir d´un circuit RC i portes lògiques. Es presenta una metodologia sistemàtica pel disseny de l'ADC d’ N-bit a partir de la resolució, freqüència de mostreig desitjada i rang de la tensió d’entrada. La lògica del one shot és sintetitzable i parametritzable, amb pocs recursos de la FPGA utilitzats i que pot ser extrapolable a d'altres famílies de FPGA. El segon disseny és un ADC de N-bit basat en SAR a partir de diferents mòduls d’ implementació, com el modulador d'amplada de pols (PWM), filtre analògic de Baix pas (LPF) i un comparador analògic. Es presenta una metodologia sistemàtica que permet escollir els paràmetres de l’LPF per un ADC amb característiques específiques (resolució i freqüència de mostreig).
- español
