Hardware solutions ofr range reduction and elementary functions computation
- Autores: Franciso José Jaime Rodríguez
- Directores de la Tesis: Francisco Javier Hormigo Aguilar (dir. tes.), Julio Villalba Moreno (codir. tes.)
- Lectura: En la Universidad de Málaga ( España ) en 2011
- Idioma: español
- Tribunal Calificador de la Tesis: Emilio López Zapata (presid.), Oscar Plata González (secret.), Elisardo Antelo Suárez (voc.), Javier Díaz Bruguera (voc.), Paolo Montuschi (voc.)
- Materias:
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- Resumen
El trabajo realizado en la tesis desarrolla una solución completa para el cálculo de funciones elementales. Para ello propone una serie de algoritmos y sus correspondientes arquitecturas hardware que realizan el cómputo de la operación de reducción de rango (cálculo previo para preparar el argumento de entrada de la función elemental) junto con una nueva aplicación del algoritmo CORDIC, el cual toma como entrada el resultado producido por la operación de reducción de rango y a partir de este realiza el cálculo de la función elemental propiamente dicha. Todas las arquitecturas propuestas están enfocadas para una implementación en sistemas de aplicación especifica, persiguiendo como objetivo principal el que todas las arquitecturas propuestas produzcan resultados con rapidez y precisión. por Jo que todos los circuitos descritos se han desarrollado siguiendo un diseño segmentado. Asf mismo se han llevado a cabo varios análisis sobre el estudio del error acumulado para garantizar en todos los casos la máxima precisión representable.
Para la tarea de reducción de rango se han propuesto tres nuevas arquitecturas (con sus correspondientes algoritmos), cada una de ellas mostrando diferentes propiedades. Tras la implementación y slntesis de estas arquitecturas, se han realizado comparaciones entre ellas para poder discernir los puntos fuertes de cada una y asl poder elegir entre una u otra dependiendo de las circunstancias en las que vayan a usarse. En cuanto al algoritmo CORDIC, se han propuesto nuevas modificaciones sobre una versión libre del factor de escala de este algoritmo. Gracias a las nuevas propuestas, ha sido posible el desarrollo de una nueva arquitectura (también segmentada) que reduce efectivamente el número de etapas a la mitad, lográndose de este modo un nuevo circuito que mejora al existente en precisión, área, latencia y consumo.
