Simulación lógica temporal de altas prestaciones y aplicación a la estimación del consumo de potencia y corriente en circuitos integrados CMOS-VLSI

• Autores: Paulino Ruíz de Clavijo Vázquez
• Directores de la Tesis: Manuel Jesús Bellido Díaz (dir. tes.), Jorge Juan Chico (dir. tes.)
• Lectura: En la Universidad de Sevilla ( España ) en 2007
• Idioma: español
• Enlaces
  • Tesis en acceso abierto en: Idus
• Resumen

  • El primer capítulo está dedicado a la simulación y verificación temporal de circuitos VLSI en general, así como a los fundamentos en los que se basan los simuladores lógicotemporales. En el segundo capítulo se realiza una revisión de los modelos de retraso, donde se recogen el efecto de degradación y el efecto inercial, proponiéndose un modelo para ser implementado en HALOTIS. El tercer capítulo presenta un nuevo modelo de intensidad que, apoyado en el modelo IDDM, es capaz de obtener la evolución temporal de la intensidad durante una simulación digital. En el cuarto capítulo se hace un recorrido completo del entorno de simulación lógicotemporal HALOTIS. De forma exhaustiva, se presentan todos los componentes utilizando la metodología UML y detallándose los aspectos más relevantes de cada uno. El quinto capítulo presenta resultados significativos obtenidos con HALOTIS. Los resultados son de tres tipos: lógicos, de intensidad y del propio rendimiento del entorno de simulación. En el sexto y último capítulo se han destacado las conclusiones más significativas de este trabajo de Tesis.