Resumen de Inserción de scan parcial y generación de test en circuitos altamente secuenciales
EL OBJETIVO DE ESTA TESIS ES EL DESARROLLO DE UNA HERRAMIENTA CAPAZ DE INCORPORAR DE FORMA AUTOMATICA UNA TECNICA OPTIMA DE DISEÑO PARA TEST EN CIRCUITOS DE ALTA COMPLEJIDAD SECUENCIAL, APLICANDO NUEVOS METODOS HEURISTICOS. ESTUDIADOS LOS METODOS DE DISEÑO PARA TEST, SE HA DETERMINADO UTILIZAR LA TECNICA DE SCAN PARCIAL, DEBIDO A SU BUEN FACTOR DE MEJORA DE CALIDAD. SIN EMBARGO, EN ESTE CASO, PARA PODER COMPLETAR EL PROCESO DE TEST SE NECESITA UTILIZAR HERRAMIENTAS DE GENERACION DE VECTORES DE TEST PARA CIRCUITOS SECUENCIALES. COMO CONSECUENCIA EN ESTA TESIS SE ABORDA TAMBIEN ESTE PROBLEMA ORIENTADO A CIRCUITOS CON SCAN PARCIAL. SE HA DESARROLLADO UNA HERRAMIENTA DE INSERCION DE SCAN PARCIAL EN CIRCUITOS ALTAMENTE SECUENCIALES UTILIZANDO PARA ELLO UN ESTUDIO DE LA ESTRUCTURA DEL CIRCUITO, QUE ORIGINA UNA MEDIDA DE LA COMPLEJIDAD DE GENERACION DE TEST, DE FORMA QUE LOS FLIP-FLOPS SELECCIONADOS PARA LA CADENA SCAN REDUCEN DE FORMA OPTIMA ESTA MEDIDA. ASIMISMO, SE UTILIZA ESTA MEDIDA DE COMPLEJIDAD PARA GUIAR EL PROCESO DE BUSQUEDA DEL ALGORITMO DE GENERACION DE VECTORES DE TEST PARA LOS CIRCUITOS CON SCAN PARCIAL.
