Modelo para análisis temporal de circuitos digitales SDCFL

• Autores: A. Hernández, Luis Gómez Déniz, Antonio Núñez Ordóñez
• Localización: Diseño de circuitos integrados: actas del VI Congreso. Santander, 11/15 de noviembre de 1991, 1991, ISBN 84-87412-61-0, págs. 425-430
• Idioma: español
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• Resumen

  • Se presenta un analizador temporal para el cálculo de retrasos en familias lógicas GaAs MESFET DCFL/SDCFL.

    No nos consta la existencia de analizadores temporales para circuitos lógicos GaAs.

    El modelo se basa en el cómputo del retraso mediante una expresión polinómica.

    El error estimado es inferior al nueve por ciento.