Resumen de Fpga-based special-purpose computers: application to spin glass simulations
1.-INTRODUCCIÓN EL TRABAJO DE INVESTIGACIÓN REALIZADO EN EL TRANSCURSO DE ESTA TESIS DOCTORAL SE CENTRA EN EL DESARROLLO DE IMPLEMENTACIONES DE DISEÑOS DIGITALES EN COMPUTADORES DE PROPÓSITO ESPECÍFICO PARA SIMULACIONES DE SPIN GLASS Y EN EL DISEÑO DE NUEVAS ARQUITECTURAS Y MÁQUINAS PARA LA SIMULACIÓN DE ESTE TIPO DE MODELOS.
2.-DESARROLLO TEÓRICO LA TESIS TIENE DOS PARTES PRINCIPALES. POR UN LADO, SE HA CENTRADO EN EL DESARROLLO DE SISTEMAS QUE INCREMENTEN TODAVÍA MÁS EL RENDIMIENTO OBTENIDO POR EL SUPERCOMPUTADOR JANUS, UBICADO EN EL INSTITUTO DE BIOCOMPUTACIÓN Y FÍSICA DE SISTEMAS COMPLEJOS (BIFI) DE LA UNIVERSIDAD DE ZARAGOZA. SE HAN ESTUDIADO DIFERENTES DESARROLLOS DE HARDWARE QUE PERMITEN INCREMENTAR TANTO LA CANTIDAD DE APLICACIONES COMO EL RENDIMIENTO DE LA MÁQUINA A NIVEL DE POTENCIA DE CÁLCULO Y DE CONSUMO ELÉCTRICO.
RESPECTO A LA IMPLEMENTACIÓN DE NUEVOS ALGORITMOS, EN PRIMER LUGAR SE HAN ANALIZADO LOS PRINCIPALES CUELLOS DE BOTELLA EN EL USO DE UN ALGORITMO DE SIMULACIÓN LLAMADO PARALLEL TEMPERING. UNA VEZ IDENTIFICADOS LOS PRINCIPALES PROBLEMAS QUE HACÍAN INEFICIENTE AL SUPERCOMPUTADOR PARA ESTA TAREA, SE HA IMPLEMENTADO UN MICROPROCESADOR EMPOTRADO EN LA LÓGICA REPROGRAMABLE DE LOS COMPONENTES DE COMUNICACIÓN PARA ACELERAR LAS SIMULACIONES, OBTENIENDO UN SATISFACTORIO AUMENTO DE LAS PRESTACIONES DEL ORDENADOR.
ADEMÁS, SE HA IMPLEMENTADO UN NUEVO ESQUEMA DE PARALELIZACIÓN A NIVEL DE DATOS, EN EL QUE UN SISTEMA GRANDE DE SPIN GLASS SE HA DIVIDIDO EN DIVERSAS SECCIONES QUE SE HAN EJECUTADO EN PARALELO EN LA PLACA DE JANUS. HACIENDO USO DE LA RED DE COMUNICACIÓN DE LA PLACA, CADA NODO DE COMPUTACIÓN MANDA LOS RESULTADOS INTERMEDIOS NECESARIOS AL RESTO DE NODOS, PERMITIENDO DE ESTA MANERA LA SIMULACIÓN DE SISTEMAS MUCHO MÁS GRANDES QUE LOS INICIALMENTE SIMULADOS EN JANUS, ALARGANDO DE ESTA MANERA EL RANGO DE APLICACIONES DE JANUS Y SU VIDA ÚTIL.
LA SEGUNDA PARTE DE LA TESIS DISCUTE EL DESARROLLO DE UN NUEVO SUPERCOMPUTADOR DE PROPÓSITO ESPECÍFICO, QUE PERMITE ALCANZAR RENDIMIENTOS TODAVÍA MAYORES Y QUE AMPLÍA EL RANGO DE ALGORITMOS CIENTÍFICOS QUE SE PODRÍAN SIMULAR EN EL NUEVO COMPUTADOR, INCLUYENDO POR EJEMPLO ALGORITMOS CON ALTA NECESIDAD DE MEMORIA, O REQUERIMIENTOS DE BAJA LATENCIA EN LAS COMUNICACIONES.
EN LA TESIS SE DETALLA ESTE DISEÑO Y DESARROLLO, QUE HA REQUERIDO DE TAREAS COMO EL DISEÑO DE LA ARQUITECTURA HARDWARE DE LA MÁQUINA O EL DESARROLLO DE LOS SISTEMAS RECONFIGURABLES DE LA NUEVA MÁQUINA, QUE SERÍA UTILIZADA DESPUÉS PARA SU USO DURANTE LA ETAPA DE EXPLOTACIÓN CIENTÍFICA.
ADEMÁS, SE HA DESARROLLADO UNA NUEVA IMPLEMENTACIÓN DE UN MODELO DE SPIN GLASS PARA LA NUEVA MÁQUINA. DURANTE LA ETAPA DE DISEÑO, SE HAN EXPLORADO DIFERENTES ALTERNATIVAS DE CONFIGURACIÓN DE LA SEGMENTACIÓN DE CÁLCULO Y DEL USO DE DIVERSAS ESTRATEGIAS DE IMPLEMENTACIÓN. SE HA MEDIDO EL RENDIMIENTO ALCANZADO Y EL CONSUMO DE POTENCIA DE LA MÁQUINA, COMPARÁNDOLO CON EL DE ORDENADORES ACTUALES.
3.-CONCLUSIONES 3.1 - IMPLEMENTACIONES EN JANUS EN EL SUPERCOMPATUDOR JANUS, LA IMPLEMENTACIÓN DE ALGORITMOS PARALELOS QUE REQUIEREN PROCESOS DE COMUNICACIÓN ENTRE ELLOS SUFRE DE UN GRAN CUELLO DE BOTELLA CUANDO LOS MENSAJES SE DIRIGEN AL HOST: EL PROTOCOLO GIGABIT ETHERENET TIENE UNA LATENCIA DEMASIADO GRANDE, AÑADIENDO UN TIEMPO DE RETRASO A LAS COMUNICACIONES QUE HACE INEFICIENTE A CASI CUALQUIER POSIBLE PARALELIZACIÓN ENTRE NODOS DE ESTE TIPO. EN EL CASO DE LAS SIMULACIONES DE SPIN GLASS, EL PARALLEL TEMPERING ES UN ALGORITMO DE SIMULACIÓN QUE SUFRE DE ESTA SITUACIÓN, EN LA QUE CUALQUIER POSIBLE PARALELIZACIÓN ENTRE NODOS ES MAS LENTA QUE UNA IMPLEMENTACION SECUENCIAL EN UNA SOLA FPGA.
PARA SOLUCIONAR ESTE PROBLEMA, EL DESARROLLO DE UN SISTEMA EMPOTRADO DENTRO DE LA FPGA DE COMUNICACIÓN USANDO EL SOFT CORE MICROBLAZE DE XILINX PERMITE EVITAR LA COMUNICACIÓN GIGABIT ETHERNET Y USAR ÚNICAMENTE LOS BUSES DE COMUNICACIÓN PARALELA DE BAJA LATENCIA. LA SIMPLICIDAD DEL ALGORITMO ES UNA VENTAJA, PUESTO QUE EL PROCESADOR SOLO TIENE QUE REALIZAR UNAS POCAS OPERACIONES ARITMÉTICAS. ADEMÁS, EL DESARROLLO EN VHDL DE LOS PERIFÉRICOS DEL PROCESADOR PARA CADA TAREA COMPUTACIONALMENTE INTENSIVA HACE AL DISEÑO COMPETITIVO AUNQUE LA VELOCIDAD DE RELOJ DEL PROCESADOR ES RELATIVAMENTE BAJA.
EL RENDIMIENTO OBTENIDO CON ESTE NUEVO DISEÑO EMPOTRADO SUPONE UNA SATISFACTORIA MEJORA EN LA VELOCIDAD MAYOR QUE 5, PERMITIENDO EFICIENCIAS PARALELAS MAYORES DEL 80% PARA ALGUNAS SIMULACIONES TÍPICAS DE SPIN GLASS. EL MICROBLAZE EMPOTRADO SE PUSO FINALMENTE EN PRODUCCIÓN EN JANUS, Y SE UTILIZÓ SATISFACTORIAMENTE EN ALGUNAS SIMULACIONES PROBLEMÁTICAS DE SPIN GLASS, DONDE EL RENDIMIENTO EXTRA ACELERÓ LA OBTENCIÓN DE RESULTADOS.
OTRO ALGORITMO DE PARALELIZACIÓN DIFERENTE ES UNA PARTICIÓN DIRECTA DEL VOLUMEN DE UN SPIN GLASS, TRANSMITIENDO LAS SUPERFICIES DE LA FRONTERA A LOS NODOS VECINOS. LA ARQUITECTURA DE LA PLACA JANUS, 16 FPGA CONFIGURANDO UN MALLADO DE 4 X 4 CON CONEXIONES A LOS PRIMEROS VECINOS Y CONDICIONES DE CONTORNO PERIÓDICAS, ES LA CARACTERÍSTICA CLAVE QUE PERMITE EL DESARROLLO DE UN SISTEMA DIGITAL QUE USA ESTE ESQUEMA DE PARALELIZACIÓN DE DATOS EN PRODUCCIÓN CIENTÍFICA.
SIN EMBARGO, EL ANCHO DE BANDA MÁXIMO PUEDE SER LA FUENTE DE CUELLOS DE BOTELLA PROBLEMÁTICOS, QUE PUEDEN AFECTAR SENSIBLEMENTE EL RENDIMIENTO DEL ALGORITMO. LA EFICIENCIA PARALELA VA DESDE EL MÁXIMO TEÓRICO DE $0.98\%$ AL EFECTIVO $80\%$, DADO EL CUELLO DE BOTELLA EN EL ANCHO DE BANDA DE LA COMUNICACIÓN ENTRE SP.
EL ASPECTO MAS IMPORTANTE DE ESTA IMPLEMENTACIÓN ES CÓMO INCREMENTA EL RANGO DE APLICACIONES DEL COMPUTADOR JANUS. ESTE ALGORITMO DE PARALELIZACIÓN DE DATOS PERMITE CORRER SIMULACIONES DE REDES DE TAMAÑOS INALCANZABLES EN LOS PRIMEROS AÑOS DE EXPLOTACIÓN DEL COMPUTADOR JANUS. LA IMPLEMENTACIÓN DE ESTE ALGORITMO HACE A JANUS UNA MÁQUINA MÁS VERSÁTIL, ALARGANDO LA VIDA ÚTIL DEL COMPUTADOR.
3.2 - DESARROLLO DE JANUS II EL PRINCIPAL OBJETIVO AL COMIENZO DEL PROYECTO JANUS II FUE EL DISEÑO DE UN NUEVO COMPUTADOR, USANDO LA ÚLTIMA GENERACIÓN DE FPGA, PARA INCREMENTAR EL RENDIMIENTO DE CADA NODO DE PROCESAMIENTO. ASÍ MISMO, LAS IDEAS INICIALES DEL COMPUTADOR JANUS FUERON MEJORADAS DE VARIAS MANERAS.
POR EJEMPLO, EL INCREMENTO DE LA MEMORIA DISPONIBLE EN EL SISTEMA PERMITE EXPANDIR EL NÚMERO DE APLICACIONES PARA LAS QUE JANUS II PUEDE SER POTENCIALMENTE UN COMPUTADOR EFICIENTE. DESDE EL PUNTO DE VISTA DE LAS MISMAS SIMULACIONES DE VIDRIOS DE SPIN QUE FUERON USADAS PREVIAMENTE EN EL PRIMER JANUS, AHORA SE BENEFICIAN FUERTEMENTE DEL INCREMENTO DE LA MEMORIA BRAM INTERNA DISPONIBLE. ASÍ, MIENTRAS QUE LA RED MÁS GRANDE QUE PODÍA SIMULARSE EN UN NODO DEL PRIMER JANUS TENÍA UN TAMAÑO DE L=100, ESTE NÚMERO HA SIDO EXTENDIDO HASTA L=195.
EL INCREMENTO EN EL TAMAÑO DE LA RED BENEFICIA IMPORTANTEMENTE A LAS SIMULACIONES DE SPIN GLASS FUERA DEL EQUILIBRIO. PARA CUALQUIER RED DE SPIN GLASS DE TAMAÑO $L$ EXISTE UN TIEMPO MÁXIMO DE SIMULACIÓN ANTES DE QUE LA CALIDAD DE LA SIMULACIÓN SE DEGRADE Y EMPIECE A SUFRIR EFECTOS DE TAMAÑO FINITO. EN LAS REDES MAS GRANDES SIMULADAS EN JANUS DE TAMAÑO L=80, ESTE TIEMPO PARA ALGUNAS TEMPERATURAS DE SIMULACIÓN SE SOBREPASARON AMPLIAMENTE.
LAS REDES MAS GRANDES QUE JANUS II PUEDE SIMULAR EXTIENDEN ESTE TIEMPO MÁXIMO DE SEGURIDAD VARIOS ÓRDENES DE MAGNITUD, AUMENTANDO FUERTEMENTE LA CALIDAD DE LAS SIMULACIONES.
ADEMÁS, LA PRESENCIA DE LA MEMORIA RAM EXTERNA EN CADA FPGA ES TAMBIÉN UNA IMPORTANTE MEJORA. LA EXPERIENCIA DEL PRIMER ORDENADOR JANUS AL IMPLEMENTAR OTRAS APLICACIONES NO RELACIONADAS CON SPIN GLASS FUE QUE EL PRINCIPAL CUELLO DE BOTELLA ERA LA PEQUEÑA CANTIDAD DE MEMORIA DISPONIBLE. CON LA NUEVA MEMORIA DDR3, CRECE EL CAMPO DE APLICACIONES QUE PUEDEN SER EFICIENTEMENTE IMPLEMENTADAS. POR EJEMPLO, APLICACIONES EN AREAS COMO CRIPTOGRAFÍA U OPTIMIZACIÓN DE GRAFOS SON BUENAS CANDIDATAS PARA IMPLEMENTARSE EN JANUS II.
LA INTERCONEXIÓN DE COMUNICACIONES ENTRE NODOS DE PROCESAMIENTO SE HA MEJORADO, Y ES TAMBIÉN UNA CARACTERÍSTICA CLAVE DE LA NUEVA MÁQUINA. LA PRESENCIA DE ESTA RED DE COMUNICACIÓN ENTRE NODOS DE COMPUTACIÓN EN EL PRIMER JANUS SE HA DEMOSTRADO COMO UN COMPLETO ÉXITO. SIN EMBARGO, EL ANCHO DE BANDA LIMITADO EN JANUS CAUSÓ UNA CAÍDA EN LA EFICIENCIA PARALELA. JANUS II INCLUYE ENLACES DE COMUNICACIÓN DE ALTO ANCHO DE BANDA ENTRE NODOS QUE SON MÁS DE UN ORDEN DE MAGNITUD MÁS GRANDES QUE LOS PRESENTES EN JANUS. ESTO PERMITE LA SIMULACIÓN DE UN SISTEMA DE TAMAÑO $L \SIMEQ 500$ EN UNA PLACA. ADEMÁS, JANUS II PERMITE CONFIGURAR UNA RED TOROIDAL TRIDIMENSIONAL QUE PERMITE SIMULACIONES DE SISTEMAS PARALELIZADOS EN DIFERENTES PLACAS DE UN TAMAÑO DE HASTA L=700.
OTRA DIFERENCIA EN JANUS II ES EL RENDIMIENTO MEJORADO EN LAS COMUNICACIONES ENTRE LOS NODOS DE PROCESAMIENTO Y EL HOST. LAS CONEXIONES DE BAJA LATENCIA Y ALTO ANCHO DE BANDA PRESENTES EN JANUS II, BASADAS EN LOS PROTOCOLOS PCI EXPRESS Y AURORA DE XILINX, PUEDEN PERMITIR UN MODO DE OPERACIÓN MIXTO DEL SISTEMA, DONDE EL CONTROL COMPLEJO DEL ALGORITMO PODRÍA SER EJECUTADO AHORA EN EL HOST, PERMITIENDO ADEMÁS UN ACOPLAMIENTO FLEXIBLE ENTRE LOS COMPONENTES DE HARDWARE.
EL RENDIMIENTO DE LOS PRIMEROS MODELOS DE SPIN GLASS IMPLEMENTADOS EN JANUS II FUE MEDIDO EN 3.125 PICOSEGUNDOS POR SPIN UPDATE, SIMULANDO UNA RED DE L=160 CON 1600 ACTUALIZACIONES SIMULTANEAS CORRIENDO A 200 MHZ EN UNA FPGA VIRTEX 7. EL RENDIMIENTO DE JANUS COMPARADO CON ORDENADORES GENERALES ES TODAVÍA BUENO. LA IMPLEMENTACIÓN DE JANUS II ES MÁS DE 16 VECES MÁS RÁPIDA QUE UN XEON-PHI, Y 20 VECES MEJOR QUE UNA PLACA CON DOS PROCESADORES SANDY BRIDGE. ADEMÁS, LA EFICIENCIA EN CONSUMO DE ENERGÍA ES DOS ÓRDENES DE MAGNITUD MEJOR. ESTO MUESTRA OTRA GRAN VENTAJA DE LOS ORDENADORES DE PROPÓSITO ESPECÍFICO BASADOS EN FPGA: SU CONSUMO ELÉCTRICO ES MUCHO MÁS BAJO. LA GRAN EFICIENCIA ENERGÉTICA SIGNIFICA COSTES OPERATIVOS MÁS BAJOS Y UNA MENOR EMISIÓN DE CO2.
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