Degradación del retraso de propagación en puertas lógicas CMOS VLSI
- Autores: Jorge Juan Chico
- Directores de la Tesis: Manuel Valencia Barrero (dir. tes.), Manuel Jesús Bellido Díaz (dir. tes.), Ángel Barriga Barros (tut. tes.)
- Lectura: En la Universidad de Sevilla ( España ) en 2000
- Idioma: español
- Tribunal Calificador de la Tesis: José Luis Huertas Díaz (presid.), Antonio José Acosta Jiménez (secret.), Antonio Rubio (voc.), Joaquín Luque Rodríguez (voc.), Michel Daga Jean (voc.)
- Materias:
- Enlaces
- Tesis en acceso abierto en: Idus
- Resumen
Una de las tareas más importantes en el diseño de Circuitos Integrados CI, digitales es la verificación de los diseños previa a la fabricación, La complejidad de los circuitos actuales hace necesario el empleo de ordenadores y de programas informáticos específicos para la realizaciónde estas tareas.
La herramienta principal para la verificación de CI. Digitales de altas prestaciones es el simulador temporal. En la actualidad se emplean dos tipos pricipales de simuladores: los de nivel eléctrico, que resultan muy preciso pero limitados en velocidad y tamaño máximo de circuito simulable;
y de los de nivel lógico, que son rápidos y pueden simular circuitos muy grandes, pero con una precisión relativamente baja.El aumento de la precisión de los simuladores lógico-temporales es la clave para la simulación de CI. Digitales de alta escala de integración VLSI y pasa por el desaroolo de modelos de retraso de alta precisión para esos simuladores.
El objetivo de esta Tesis es desarrolalr un modelo de retraso de gran precisión para la simulación de CI. Digitales fabricados en la tecnología más difundida CMOS. El modelo desarrollado DDM contempla los efectos estudiados por torso autores e introduce el llamado "efecto de degradación del retraso".
El modelado de este efecto permite la simulación de circuitos que operan a altas frecuencias y el correcto tratamiento de pulsos pequeños o "glitches" y de las colisiones de señal en circuitos lógicos, ampliando de forma considerable el rango de aplicación de la simulaicón lógica-temporal.
En primer lugar, la Tesis introduce el campo de la Verificación Temporal de CI, Digitales y realiza un análisis de lso modelos más relevantes presentados en los últimos diez años. A continuación se estudia la evolución de los modelos para el efecto de degradación y se proporciona un nuevo modelo para su comportamiento. Este modelo es desarrollado en deatalle tanto para la celda bási
