Reglas de diseño para la testabilidad a nivel físico aplicadas a una biblioteca de celdas CMOS

• Autores: M. Rullán, F.C. Blom, Joan Oliver Malagelada, Carles Ferrer
• Localización: VIII Congreso Diseño de Circuitos Integrados: Málaga, 9 al 11 de noviembre de 1993, 1993, págs. 295-300
• Idioma: español
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• Resumen

  • El objetivo de nuestro trabajo es garantizar la testabilidad de una biblioteca de celdas CMOS teniendo en cuenta los modelos de fallos realistas: circuitos abiertos y cortocircuitos. Para ello hemos rediseñado las celdas diseñadas en el Centro Nacional de Microelectrónica (CNM) basándonos en reglas de diseño para la testabilidad a nivel de layout (Layout-Level Design For Testability). El principal propósito es evitar la aparición de ciertos fallos difíciles de detectar (opens) o convertirlos en fallos fácilmente detectables mediante modelos de fallos tradicionales. Presentamos también los resultados obtenidos (incremento de área y degradación de los parámetros eléctricos) al aplicar estas reglas sobre la biblioteca de celdas.