Estimación de la potencia disipada en circuitos digitales DCFL/SDCFL

• Autores: Luis Gómez Déniz, Antonio Hernández Ballester, Antonio Núñez Ordóñez
• Localización: VII Congreso de Diseño de Circuitos Integrados: 3, 4 y 5 de noviembre de 1992, Toledo, España : actas, 1992, págs. 327-332
• Idioma: español
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• Resumen

  • Se presenta a continuación el modelo desarrollado para la estimación de la potencia disipada en circuitos combinacionales DCFL/SDCFL. La formulación es completamente analítica y permite la evaluación del consumo de potencia dado el fichero tecnológico y características topológicas de la familia lógica bajo estudio. La metodología expuesta es lo suficientemente rápida como para poderse utilizar de forma práctica, tanto para realizar simple estimación como ser incluida en estrategias de optimización. La comparación de los resultados obtenidos frente a los arrojados por HSPICE es excelente, con errores menores de 10%.