Diseño de circuitos con protocolos de sincronización "self-timed" en dispositivos programables FPGAs

• Autores: Susana Ortega Cisneros
• Directores de la Tesis: Eduardo I. Boemo Scalvinoni (dir. tes.)
• Lectura: En la Universidad Autónoma de Madrid ( España ) en 2005
• Idioma: español
• Tribunal Calificador de la Tesis: Javier Garrido Salas (presid.), Diego Gómez Vela (secret.), Francisco Gomez Arrivas (voc.), Juan Suardíaz Muro (voc.), Sergio Cuenca Asensi (voc.)
• Materias:
  • Física
    • Electrónica
      • Circuitos integrados
  • Ciencias tecnológicas
    • Tecnología de los ordenadores
      • Arquitectura de ordenadores
      • Diseño lógico
    • Tecnología electrónica
      • Diseño de circuitos
• Texto completo no disponible (Saber más ...)
• Resumen

  • En esta tesis se presenta el diseño e implementación de circuitos digitales con sincronización self-timed (ST). Se desarrolla una metodología para el prototipado rápido de circuitos con sincronización ST en FPGAs como una alternativa de bajo coste y tiempo de diseño.

    Los circuitos desarrollados en este trabajo así, como la descripción de los módulos de control y bloques de procesamiento, están basados en estructuras micropipeline ST de 2 y 4 fases. Éstas se utilizan para el control de circuitos aritméticos, redes neuronales y microprocesadores. Se propone una metodología para la implementación de retardos en FPGAs y se aborda en detalle el diseño de los bloques de control asíncronos (BCAs). Además se presentan las propuestas y análisis de circuitos de control asíncronos distribuidos y centralizados para la optimización de los recursos disponibles en las FPGAs.

    Finalmente se describe el diseño de los módulos que componen a un microprocesador ST de 16 bits, desarrollado con un protocolo de 4 fases, que sólo requiere de un pulso externo a la entrada para iniciar el proceso de ejecución de las instrucciones, el cual presenta una mejora de consumo de potencia con respecto a su homologo síncrono.