Unidad artimético lógica de la arquitectura SPARC a 300 MHz

• Autores: Valentín de Armas Sosa, J. Francisco López de la Peña Saldías, J. A. Montiel, Roberto Sarmiento
• Localización: Actas del IX Congreso de Diseño de Circuitos Integrados, 9, 10 y 11 de noviembre de 1994, Maspalomas, Gran Canaria, 1994, págs. 417-422
• Idioma: español
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• Resumen

  • El propósito de este artículo es el de presentar el diseño e implementación de una unidad aritmético lógica de 32 bits, denominada GASPARC, usando la tecnología H-GaAs II de VITESSE. Este diseño ha sido fabricado mediante los servicios del CMP, en el segundo run digital en Arseniuro de Galio. La estructura de la ALU diseñada representa la unidad de enteros de un procesador SPARC. Todo el diseño se ha realizado usando la familia lógica DCFL (Direct Coupled FET Logic), obteniendo una buena relación de área-potencia. La técnica de diseño utilizada ha sido full-custom, salvo las células de entrada/salida, las cuales se han tomado de la librería de células estándares de VITESSE. El colocado y ruteado de la ALU se ha realizado manualmente, con la finalidad de optimizar el área ocupada por el circuito, y disminuir las caídas de tensiones en las alimentaciones.