Diseño de un procesador RISC en Tecnologías GaAs

• Autores: Roberto Sarmiento, Pedro P. Carballo, Jose Francisco López Feliciano, Valentín de Armas Sosa, Antonio Núñez Ordóñez
• Localización: VII Congreso de Diseño de Circuitos Integrados: 3, 4 y 5 de noviembre de 1992, Toledo, España : actas, 1992, págs. 149-154
• Idioma: español
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• Resumen

  • En este artículo se presenta el diseño y simulación de un RISC con arquitectura propia cuya frecuencia de reloj es de 110 MHz. El procesador AsGaR está realizado con tecnología de Arseniuro de Galio (GaAs) de TriQuint. La implementación se hizo usando una librería de células estándar en lógica Source Coupled FET Logic (SCFL). Para la realización del diseño el CMA se ha creado su propio entorno de diseño para la familia SC10000. Este entorno se ha generado creando las librerías y menús necesarios para hacer la captura en CADENCE\EDGE y los ficheros de descripción necesarios para realizar la simulación en System Hilo y Verilog.